?早在 1982 年，我在 Intel 時就第一次接觸到布局生成器，大約 10% 的 GPU 是使用我編寫的一些代碼自動生成的。對于一名工程師來說，這是一項容易完成的任務(wù)，因為電路是數(shù)字的，不需要優(yōu)化。

在2022 年第 18 屆國際合成、建模、分析和仿真方法以及電路設(shè)計應(yīng)用會議的 IEEE 論文中，有一篇由來自 FraunhoferIIS/EAS、MunEDA、IMST Gmbh 和德累斯頓工業(yè)大學(xué)的專家撰寫的文章。接下來分享一下從他們的文章《使用基于模板的布局生成器和結(jié)構(gòu)模型進(jìn)行快速性能估計的多級模擬 IC 設(shè)計流程》中學(xué)到的知識。

像 ADC 這樣的模擬設(shè)計要求你從晶體管級原理圖開始，進(jìn)行初始 IC 布局，提取寄生參數(shù)，進(jìn)行仿真，然后測量性能以與規(guī)格進(jìn)行比較。這個手動過程很容易理解，但它需要數(shù)周才能完成的迭代，因此必須有更好的方法。在論文中，他們描述了一種更加自動化的方法，基于三種組合技術(shù)：

基于模板的生成器

面向?qū)ο竽０宓募纳烙?/p>

基于模型的快速仿真

下圖顯示了 ADC 的優(yōu)化、性能估計和布局生成器之間的交互和流程：

生成器模板、模型、性能估計

pipeline ADC 電路有一個 SystemC AMS 模型，參數(shù)定義了器件行數(shù)等內(nèi)容，而模型定義了非理想電容器的行為級描述和 OpAmp 偏移。該流程旨在執(zhí)行，并在優(yōu)化后達(dá)到可接受的性能標(biāo)準(zhǔn)。

內(nèi)部循環(huán)在大約 5 秒內(nèi)對版圖寄生參數(shù)進(jìn)行估計，然后在 1 分鐘左右對 ADC 進(jìn)行優(yōu)化并生成版圖。布局生成器使用最佳參數(shù)集，并生成電容器結(jié)構(gòu)。對器件和導(dǎo)線的布局電容值進(jìn)行了預(yù)表征，以便在模板方法中進(jìn)行快速估算。優(yōu)化步驟是使用估計的寄生參數(shù)，而不是提取的寄生參數(shù)，從而節(jié)省時間。

pipeline ADC 的 SystemC AMS 模型具有行為和結(jié)構(gòu)細(xì)節(jié)，因此工程師可以在精度與運行時間之間進(jìn)行權(quán)衡。使用分析模型可以在幾分鐘內(nèi)運行一千次。外部循環(huán)添加了 ADC 模型，該運行大約需要50秒完成。

這種發(fā)生器模板方法甚至可以估計布局寄生效應(yīng)、電容器變化和器件失配。全局和局部過程變化都被考慮在內(nèi)。

結(jié)果

從 ADC 的晶體管級原理圖開始，構(gòu)建了參數(shù)化模型。擁有一個能夠?qū)崿F(xiàn)快速仿真和優(yōu)化的模型，其目標(biāo)是：

減少布局面積

具體布局縱橫比

有效電容比誤差最小

對過程變化和不匹配的魯棒性

布局級優(yōu)化使用了 MunEDA 的一個名為WiCkeD的 EDA 工具，它有一個循環(huán)仿真器，模板就是仿真器：

使用 WiCkeD 進(jìn)行優(yōu)化

由于優(yōu)化器需要找到一組設(shè)計參數(shù)的性能，它要求模板對它們進(jìn)行評估。優(yōu)化器找到改變設(shè)計參數(shù)以改進(jìn)布局的方向。評估模板需要不到 5 秒的時間，因此優(yōu)化可以快速達(dá)到一組最佳布局參數(shù)。

為了獲得最佳的電容器陣列縱橫比，他們?yōu)閱卧O(shè)備選擇了 W 和 L 的輸入?yún)?shù)范圍，以及陣列中的行數(shù)。接下來，他們模擬了最壞情況下的性能，包括在 2 小時內(nèi)使用 114 個單獨參數(shù)化的偏移量。基于電容陣列中的行數(shù)和各種 W over L 值的 ADC 模型的最壞情況傳遞函數(shù)如下所示，其中理想曲線為虛線：

最壞情況傳遞函數(shù)

總結(jié)

模擬設(shè)計和優(yōu)化比數(shù)字設(shè)計更難，因為其中涉及更多的相互依賴和權(quán)衡。一種具有布局生成器、基于模板的布局估計和優(yōu)化的新方法已成功地用于 ADC 電路，它使用了來自 MunEDA 的稱為 WiCkeD 的優(yōu)化技術(shù)。這種方法無需花費數(shù)天到數(shù)周的時間，只需幾分鐘即可滿足 ADC 的規(guī)范。

審核編輯：湯梓紅