Verilog是一種硬件描述語言，用于描述數(shù)字電路的結構和行為。與傳統(tǒng)的編程語言不同，Verilog更加注重電路的行為和時序特性。
2023-08-01 09:00:07
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Verilog HDL 數(shù)字系統(tǒng)設計
2012-08-17 21:10:51
Verilog HDL 高級數(shù)字設計源碼
2018-02-02 09:44:52
本帖最后由 lee_st 于 2017-11-30 12:35 編輯
講授內(nèi)容EDA設計方法學；Verilog HDL語言；數(shù)字電路與系統(tǒng)設計；高級描述語言及工具使用；
2017-11-30 12:33:55
講授內(nèi)容EDA設計方法學；Verilog HDL語言；數(shù)字電路與系統(tǒng)設計；高級描述語言及工具使用；
2017-11-30 12:36:07
講授內(nèi)容EDA設計方法學；Verilog HDL語言；數(shù)字電路與系統(tǒng)設計；高級描述語言及工具使用；
2017-11-30 12:38:44
本帖最后由 lee_st 于 2017-11-30 12:42 編輯
講授內(nèi)容EDA設計方法學；Verilog HDL語言；數(shù)字電路與系統(tǒng)設計；高級描述語言及工具使用；
2017-11-30 12:41:35
講授內(nèi)容EDA設計方法學；Verilog HDL語言；數(shù)字電路與系統(tǒng)設計；高級描述語言及工具使用；
2017-11-30 12:44:09
講授內(nèi)容EDA設計方法學；Verilog HDL語言；數(shù)字電路與系統(tǒng)設計；高級描述語言及工具使用；
2017-11-30 12:46:17
講授內(nèi)容EDA設計方法學；Verilog HDL語言；數(shù)字電路與系統(tǒng)設計；高級描述語言及工具使用；
2017-11-30 12:48:48
Verilog數(shù)字VLSI設計教程
2017-09-26 14:11:58
Verilog數(shù)字系統(tǒng)設計六時序邏輯實驗2文章目錄Verilog數(shù)字系統(tǒng)設計六前言一、可控的移位寄存器是什么？二、編程1.要求：2.設計思路：3.實現(xiàn)代碼：4.仿真測試：總結前言隨著人工智能
2022-01-25 08:30:30
Verilog數(shù)字系統(tǒng)設計教程
2018-07-16 12:29:20
《Verilog數(shù)字系統(tǒng)設計教程》本書講述利用硬件描述語言（Verilog HDL）設計復雜數(shù)字系統(tǒng)的方法。這種方法源自 20 世紀90年代的美國，取得成效后迅速在其他先進工業(yè)國得到推廣和普及。利用
2022-03-21 13:46:22
Verilog數(shù)字系統(tǒng)設計十二復雜數(shù)字電路設計2文章目錄Verilog數(shù)字系統(tǒng)設計十二前言一、什么是FIFO控制器？二、編程1.要求：2.設計思路：3.FIFO控制器實現(xiàn)：總結前言隨著人工智能
2022-02-09 07:23:50
、韓國、美國等區(qū)域應用很普遍。本文簡要地介紹國內(nèi)數(shù)字電路設計普遍使用的Verilog語言。verilog是什么。Verilog HDL是一種硬件描述語言，以文本形式來描述數(shù)字系統(tǒng)硬件的結構和行為的語言
2021-07-26 06:39:56
數(shù)字電路設計與Verilog HDL
2015-07-16 16:21:19
數(shù)字系統(tǒng)設計與Verilog HDL
1.兼職職位 ，不坐班，等待公司分配任務，時間自由
2.薪資： 200-5000不等可具體協(xié)商
3.要求:國內(nèi)985/211院校在讀或畢業(yè)，或者國外前100的院校
4.英語水平:四級500+/六級440+/雅思6.5+/托福90+
2024-11-06 17:57:28
很好的verilog學習資料，并結合數(shù)字電路講述。
2013-05-07 22:00:52
數(shù)字系統(tǒng)設計：Verilog HDL實現(xiàn)
2015-07-16 16:19:59
博主最近剛開始學習FPGA設計，選用的開發(fā)語言是目前比較流行的Verilog，教材選用的是北京航空航天大學出版的《夏宇聞Verilog HDL數(shù)字系統(tǒng)設計教程》（第四版），這本書也是比較經(jīng)典的一本
2022-03-22 10:26:00
數(shù)碼管前三位顯示一個000-999每隔1%s走一次的跑表，鍵盤按下跑表停止，松開跑表繼續(xù)走。我的代碼如下：編譯的時候總是顯示switch循環(huán)第一個case那里語句無效，而且等號附近出現(xiàn)語法錯誤，但是
2017-08-26 16:08:43
數(shù)字跑表1.實驗要求：l設計一個數(shù)字跑表，該跑表具有復位、暫停、秒表計時等功能。l跑表設三個輸入端，分別為時鐘輸入（CLK）、復位（CLR）和啟動/暫停（PAUSE）按鍵。復位信號高電平有效，可對
2012-06-03 15:10:28
基于51單片機的時鐘-跑表設計方案（程序+仿真）
2018-11-29 12:07:49
次按鍵調(diào)整不出現(xiàn)數(shù)字跳變情形（防抖）。 后臺走時：切換至其他功能，仍能后臺正確走時。2、 跑表顯示格式為000.0，計時單位為0.1秒，范圍為0.1秒～999.9秒后臺計時：計時中的跑表，切換至其他
2017-07-05 22:00:16
什么是數(shù)字系統(tǒng)？verilog hdl又是什么？基于verilog hdl的數(shù)字系統(tǒng)應用該如何去設計？
2021-06-21 06:54:02
基于verilog的數(shù)字時鐘程序，時鐘芯片基礎——60進制計數(shù)器設計目的讓nexys 4板上的7段碼LED顯示時鐘信息，其中包括時鐘的小時，分鐘，秒鐘部分，且能夠?qū)崿F(xiàn)時鐘的停止計時信號，手動調(diào)整小時
2021-07-22 07:37:01
夏宇聞 Verilog 數(shù)字系統(tǒng)設計教程
2012-08-20 16:36:31
如何采用Verilog語言創(chuàng)建1-Wire主機？
2021-04-29 06:42:19
本文介紹了一種基于SoPC的數(shù)字示波器設計，在設計過程中采用了FPGA芯片、嵌入式NiosⅡ處理器以及Verilog HDL語言，簡化了電路的設計，提高了靈活性，縮短了設計周期。
2021-05-11 06:07:16
我在看張明峰的書，里面MPLAB的跑表晶振是4M
我的是20M。
請問高手，怎么修改跑表的晶振頻率？謝謝！
2024-05-08 20:49:23
/*-----------------------------------------------名稱：電子跑表系統(tǒng)編寫：E2.0日期：19/6/11內(nèi)容：基于單片機試驗板設計一個電子跑表系統(tǒng)，用
2022-01-12 06:05:17
本節(jié)通過Verilog HDL語言編寫一個具有“百分秒、秒、分”計時功能的數(shù)字跑表，可以實現(xiàn)一個小時以內(nèi)精確至百分之一秒的計時。
2019-09-29 09:18:55
隨著數(shù)字技術的高速發(fā)展，人們已經(jīng)不再采用各種功能固定的通用中、小規(guī)模集成電路和電路圖輸入方法設計數(shù)字系統(tǒng)，而是廣泛地采用硬件描述語言對數(shù)字電路的行為進行建模，并使用電子設計自動化
2022-04-19 14:40:04
題目是這樣的。數(shù)碼管前三位顯示一個跑表，從000到999之間以1%秒速度運行，當按下個獨立鍵盤時跑表停止，按下第二個時計時開始，按下第三個時計數(shù)值清零從頭開始。本人編寫的程序如下
2013-08-08 00:07:23
求助……要求：利用89C51的計數(shù)器實現(xiàn)數(shù)字跑表功能，通過6個LED數(shù)碼管顯示計時的時間，最大計時時間為59’59”99，計時分辨率0.01秒。控制功能：利用開關S27控制數(shù)字跑表的工作方式（S27
2017-07-02 19:01:07
1.eda 用Verilog設計數(shù)字溫度計2.子模塊設計3.整機系統(tǒng)設計4.仿真驗證5.在實驗裝置上進行硬件測試6.設計報告
2022-06-17 13:52:10
stc89c52電子跑表題目九：電子跑表的設計功能：1、做時鐘時在6位LED 顯示器上顯示分、秒；2、做跑表時顯示范圍10000.0秒~10999.9秒；3、當按下啟動按鈕跑表開始計時，按下停止按鈕停止計時，當按下復位按鈕跑表回零。按鍵控制秒表部分寫不出，跪求程序，謝謝啦！
2016-12-23 10:36:52
FPGA秒表——跑表verilog
2013-06-11 14:10:12
跪求用51單片機帶DS1302 DS18B20 LCD1602帶跑表功能的數(shù)字鐘（帶圖和程序），本人十分感激！有的話麻煩發(fā)到我郵箱1311566283@qq.com，再次感謝！
2012-05-09 12:12:47
This book is on the IEEE Standard Hardware Description Languagebased on the Verilog® Hardware
2009-07-23 09:01:32
0 采用 Verilog HDL 語言在Altera 公司的FPGA 芯片上實現(xiàn)了RISC_CPU 的關鍵部件狀態(tài)控制器的設計,以及在與其它各種數(shù)字邏輯設計方法的比較下,顯示出使用Verilog HDL語言的優(yōu)越性.關鍵詞
2009-08-21 10:50:0569 復雜數(shù)字邏輯系統(tǒng)的Verilog
2010-11-01 17:03:590
6位跑表電路圖
2009-01-13 19:48:561462 
什么是Verilog HDL？
Verilog HDL是一種硬件描述語言，用于從算法級、門級到開關級的多種抽象設計層次的數(shù)字系統(tǒng)建模。被建模的數(shù)字系統(tǒng)
2009-01-18 14:53:264541 
計算器跑表變換器電路圖
2009-03-25 09:02:461079 
積算器跑表變換器電路圖1
2009-05-23 13:57:01622 
基于Verilog的順序狀態(tài)邏輯FSM的設計與仿真
硬件描述語言Verilog為數(shù)字系統(tǒng)設計人員提供了一種在廣泛抽象層次上描述數(shù)字系統(tǒng)的方式，同時，為計算機輔助設計工具
2010-02-04 09:32:412242 
Verilog HDL程序基本結構與程序入門
Verilog HDL程序基本結構
Verilog HDL是一種用于數(shù)字邏輯電路設計的語言。用Verilog HDL描述的
2010-02-08 11:43:302564 數(shù)字跑表原理
實例的內(nèi)容及目標
1．實例的主要內(nèi)容本節(jié)通過Verilog HDL語言編寫一個具有“百分秒、秒、分”計時功能的數(shù)字跑表，可以實現(xiàn)一個小時以
2010-02-09 09:15:354236 本教程講解了如何利用VERILOG硬件描述語言來設計和驗證一個復雜的數(shù)字系統(tǒng)的方法。下面就復雜數(shù)字系統(tǒng)的概念、用途和幾個有關的基本問題做一些說明
2011-05-09 17:01:370 本內(nèi)容介紹了應用Verilog HDL進行數(shù)字系統(tǒng)設計實例
2011-09-27 16:30:2988 電子發(fā)燒友網(wǎng)站提供《Verilog HDL數(shù)字設計與綜合（第二版）.txt》資料免費下載
2012-04-04 15:57:240 電子發(fā)燒友網(wǎng)站提供《Verilog HDL_數(shù)字設計與綜合第二版.txt》資料免費下載
2012-08-07 15:17:150 電子發(fā)燒友網(wǎng)站提供《Verilog數(shù)字系統(tǒng)設計教程(第二版) 夏宇聞.txt》資料免費下載
2012-10-31 15:57:580 Verilog HDL 數(shù)字設計教程【作者：賀敬凱；出版社：西安電子科技大學出版社】（本資料為ppt） 內(nèi)容簡介：介紹了Verilog HDL語言，狀態(tài)機設計，仿真，還有好幾個可綜合設計的舉例，除了
2012-11-28 13:43:11491 2013-12-08 21:20:528 電子發(fā)燒友網(wǎng)站提供《數(shù)字邏輯基礎與Verilog設計（原書第2版）.txt》資料免費下載
2014-10-22 15:30:310 基于FPGA數(shù)字跑表的設計 VHDL語言
2015-10-30 10:39:2725 verilog verilog verilog verilog verilog verilog verilog verilog
2015-11-12 14:43:510 數(shù)字系統(tǒng)設計：VERILOG實現(xiàn) （第2版）
2015-11-30 10:21:330 基于verilog語言的數(shù)字頻率計設計基于verilog語言的數(shù)字頻率計設計基于verilog語言的數(shù)字頻率計設計基于verilog語言的數(shù)字頻率計設計
2015-12-08 15:57:230 介紹Verilog HDL數(shù)字設計與綜合的課件
2015-12-23 10:58:540 數(shù)字電路中的FPGA和verilog教程，好東西，喜歡的朋友可以下載來學習。
2016-01-18 17:44:3042 Verilog數(shù)字系統(tǒng)設計教程(第2版)，分享給在或者需要學習verilog的伙伴們。
2016-05-11 16:40:550 Verilog數(shù)字系統(tǒng)設計教程(第2版)，分享給在或者需要學習verilog的伙伴們。
2016-05-11 16:40:550 Verilog數(shù)字系統(tǒng)設計教程(第2版)，分享給在或者需要學習verilog的伙伴們。
2016-05-11 16:40:550 FPGA學習資料教程——華清遠見FPGA代碼-數(shù)字跑表
2016-10-27 18:07:5410 Verilog語言開發(fā)教程
2017-01-13 21:36:429 自行設計的純基本數(shù)字邏輯跑表
2017-05-17 08:43:1915 EDA技術及其應用——數(shù)字跑表畢業(yè)設計論文
2018-01-22 16:18:4132 本文首先介紹了verilog的概念和發(fā)展歷史，其次介紹了verilog的特征與Verilog的邏輯門級描述，最后介紹了Verilog晶體管級描述與verilog的用途。
2018-05-14 14:22:4447074 
此文件時間的Verilog數(shù)字系統(tǒng)設計的一些案例和教程，適合初學者學習和參考。
2018-06-25 08:00:009 本文檔的主要內(nèi)容詳細介紹的是Verilog HDL入門教程之Verilog HDL數(shù)字系統(tǒng)設計教程。
2018-09-20 15:51:2686 1. 工作原理
1.利用555計時器構成能產(chǎn)生特定脈沖的多謝振蕩器，產(chǎn)生100Hz的脈沖信號，滿足數(shù)字跑表的脈沖需求；2.用多功能計數(shù)器產(chǎn)生一百進制和六十進制，實現(xiàn)數(shù)字跑表的計數(shù)功能；3.利用各種門電路的組合，實現(xiàn)數(shù)字跑表的啟動、暫停和清零；4.利用譯碼器和數(shù)碼管實現(xiàn)譯碼及顯示功能。
2018-11-16 08:00:0021 Verilog HDL是一種用于數(shù)字系統(tǒng)設計的語言。用Verilog HDL描述的電路設計就是該電路的Verilog HDL模型也稱為模塊。Verilog HDL既是一種行為描述的語言也是一種結構描述的語言。
2019-03-08 14:29:1213726 本文檔的主要內(nèi)容詳細介紹的是數(shù)字式跑表的設計資料合集免費下載，由8個74LS162芯片和8個LED四端顯示數(shù)碼管組成，用555定時器組成單穩(wěn)態(tài)觸發(fā)器提供100Hz的脈沖。其中四片芯片構成兩個60進制
2019-05-23 08:00:007 數(shù)字系統(tǒng)設計與VerilogHDL根據(jù)EDA課程教學要求，以提高數(shù)字設計能力為目的，系統(tǒng)闡述數(shù)字系統(tǒng)開發(fā)的相關知識，主要內(nèi)容包括EDA技術、FPGA/CPLD器件、Verilog硬件描述語言等
2019-10-29 08:00:00140 Verilog HDL是一種硬件描述語言，用于從算法級、門級到開關級的多種抽象設計層次的數(shù)字系統(tǒng)建模。被建模的數(shù)字系統(tǒng)對象的復雜性可以介于簡單的門和完整的電子數(shù)字系統(tǒng)之間。數(shù)字系統(tǒng)能夠按層次描述
2020-07-24 17:55:0430 本文檔的主要內(nèi)容詳細介紹的是Verilog教程之Verilog HDL數(shù)字集成電路設計方法和基礎知識課件
2020-12-09 11:24:1953 在現(xiàn)階段，作為設計人員熟練掌握 Verilog HDL程序設計的多樣性和可綜合性，是至關重要的。作為數(shù)字集成電路的基礎，基本數(shù)字邏輯電路的設計是進行復雜電路的前提。本章通過對數(shù)字電路中基本邏輯電路的erilog HDL程序設計進行講述，掌握基本邏輯電路的可綜合性設計，為具有特定功能的復雜電路的設計打下基礎
2020-12-09 11:24:0037 Verilog數(shù)字系統(tǒng)設計教程(第2版)免費下載。
2021-05-12 14:26:370 Verilog HDL是一種以文本形式描述數(shù)字系統(tǒng)硬件的結構和行為的硬件描述語言，也可描述邏輯電路圖、邏輯表達式等。Verilog HDL和VHDL是目前主流的、最受歡迎的兩種硬件描述語言。
2021-07-23 14:36:5511932 、韓國、美國等區(qū)域應用很普遍。本文簡要地介紹國內(nèi)數(shù)字電路設計普遍使用的Verilog語言。verilog是什么。Verilog HDL是一種硬件描述語言，以文本形式來描述數(shù)字系統(tǒng)硬件的結構和行為的語言
2021-11-06 09:05:5715 基于金沙灘51單片機的電子跑表很久之前學51單片機的時候做的了，現(xiàn)在分享一下?；诮鹕碁?1單片機，很推薦這款單片機開發(fā)板，教程很好。零、完成功能本項目完成以下功能：時鐘模式：在數(shù)碼管上顯示分、秒
2021-11-23 16:51:3810 HDLBits 是一組小型電路設計習題集，使用 Verilog/SystemVerilog 硬件描述語言 (HDL) 練習數(shù)字硬件設計~
2022-08-31 09:06:592676 第一句話是：還沒學數(shù)電的先學數(shù)電。然后你可以選擇verilog或者VHDL，有C語言基礎的，建議選擇VHDL。因為verilog太像C了，很容易混淆，最后你會發(fā)現(xiàn)，你花了大量時間去區(qū)分這兩種語言，而
2022-11-03 09:02:565101 Verilog HDL是一種用于數(shù)字系統(tǒng)設計的語言。用Verilog HDL描述的電路設計就是該電路的Verilog HDL模型也稱為模塊。Verilog HDL既是一種行為描述的語言也是一種結構描述的語言。
2022-12-08 14:00:573655 Verilog HDL數(shù)字集成電路設計原理與應用（蔡覺平）西安電子科技大學出版社
2023-05-26 15:23:150 使用Verilog進行數(shù)字電路設計是一個復雜但有序的過程，它涉及從概念設計到實現(xiàn)、驗證和優(yōu)化的多個階段。以下是一個基本的步驟指南，幫助你理解如何使用Verilog來設計數(shù)字電路： 1. 明確設計需求
2024-12-17 09:47:121861 Circuit，專用集成電路）設計是一個復雜的過程，涉及到邏輯設計、綜合、布局布線、物理驗證等多個環(huán)節(jié)。在這個過程中，Verilog被用來描述數(shù)字電路的行為和結構，進而實現(xiàn)ASIC的設計。 具體來說
2024-12-17 09:52:261543
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