半導體業(yè)界，幾家公司正在競相開發(fā)基于各種下一代互連技術(shù)的新型2.5D和3D封裝。

　　英特爾，臺積電和其他公司正在基于一種新興的互連方案（稱為銅-銅混合鍵合）探索未來的封裝。這項技術(shù)提供了一種在芯片級使用銅線連接來堆疊高級管芯的方法，從而實現(xiàn)了新型3D-IC，小芯片和存儲立方體。盡管在研發(fā)方面，銅的混合鍵合和競爭方案仍有希望，但它們也帶來了一些技術(shù)和成本挑戰(zhàn)。

　　·Imec，Intel，Letti，Samsung，TSMC和其他公司正在為未來的高級封裝開發(fā)銅混合鍵合。

　　·Xperi已開發(fā)出其混合鍵合技術(shù)的新版本。該公司正在將該技術(shù)許可給他人。

　　·在研發(fā)方面，該行業(yè)正在研究混合粘合，以實現(xiàn)新的3DDRAM類型，即3DS（三芯片堆疊）DRAM。一些正在開發(fā)新的高帶寬內(nèi)存（HBM）多維數(shù)據(jù)集。

　　同樣在研發(fā)中，許多公司正在研究新的2.5D，3D-IC和小芯片設(shè)計，這些設(shè)計將存儲器堆疊在邏輯上或?qū)⑦壿嫸询B在邏輯上。

　　當今的芯片被封裝在眾多的IC封裝類型中。細分封裝市場的一種方法是通過互連類型，包括引線鍵合，倒裝芯片，晶圓級封裝（WLP）和硅通孔（TSV）。這些本身不是封裝類型，但它們指定芯片之間如何相互連接或連接到板上。

　　根據(jù)TechSearch的數(shù)據(jù)，當今約有75％至80％的封裝是基于引線鍵合的。焊線機使用細線將一個芯片縫接到另一個芯片或基板上。引線鍵合用于許多封裝類型。

　　諸如2.5D和扇出之類的高級包裝已經(jīng)存在多年了。但是它主要用于高端應用程序。對于許多產(chǎn)品來說太貴了。展望未來，高級封裝有望成為開發(fā)新的系統(tǒng)級芯片設(shè)計的更可行選擇。

　　盡管如此，除卻成本問題，當今的2.5D和3D技術(shù)還存在一些令人困擾的問題。比如工業(yè)上通常使用的熱壓粘合（TCB）是一個緩慢的過程，TCB鍵合機拿起一個管芯并將凸塊與另一個管芯的凸塊對齊。它利用力和熱將凸塊結(jié)合在一起，但吞吐量較低。

　　“許多客戶都在通過堆疊芯片進入第三維市場。每次堆疊芯片時，它們都有成千上萬的凸起或柱子。當它們不斷堆積時，它們必須將這些東西彼此粘合。所有的隆起或支柱都必須處于相同的高度。否則，顛簸不會建立聯(lián)系。然后，您基本上可能會失去整個包，”CyberOptics總裁兼首席執(zhí)行官SubodhKulkarni說道。

　　展望未來，領(lǐng)先的芯片客戶正在遷移至7nm/5nm甚至更高的下一個節(jié)點。這對該程序包有幾個含義?！澳枰嗟腎/O。您可以將更多功能塊集成到模具中。因此，您需要更多的I/O來路由功能。”ASE的Cheung說。

　　為了在同一區(qū)域內(nèi)放置更多I/O，您需要將凸點間距縮小到今天的40μm規(guī)格以上。這需要較小的顛簸和支柱。利用當今的技術(shù)，業(yè)界看到一條將凸點間距縮小到20μm左右的途徑。但是，這仍然是一個移動的目標。

　　當然，在顛簸和支柱方面也存在一些挑戰(zhàn)。

　　在銅柱工藝流程中，定義了柱的尺寸。然后，在襯底上，在表面上沉積種子層。將抗蝕劑施加在表面上，然后構(gòu)圖。在限定的區(qū)域內(nèi)鍍銅層，然后焊錫蓋。

　　在20μm的間距下，該過程變得困難。20μm的間距涉及11至12μm的柱尺寸，間距為8至9μm。那時，支柱的縱橫比變得難以管理和控制。

　　“從光刻技術(shù)的角度來看，最小微凸點間距可以低于20μm。最小微凸點CD由光刻膠的化學性質(zhì)，微凸點高度和成像鏡頭的數(shù)值孔徑確定。微凸點的CD挑戰(zhàn)來自其他工藝步驟，例如濕法蝕刻過程中銅籽晶層的底切，”Veeco光刻市場營銷高級總監(jiān)ShankarMuthukrishnan說道。