如果高速PCB設(shè)計能夠像連接原理圖節(jié)點那樣簡單，以及像在計算機顯示器上所看到的那樣優(yōu)美的話，那將是一件多么美好的事情。然而，除非設(shè)計師初入PCB設(shè)計，或者是極度的幸運，實際的PCB設(shè)計通常不像他們所從事的電路設(shè)計那樣輕松。深圳捷多邦科技有限公司作為PCB打樣行業(yè)的一匹黑馬，始終走在PCB打樣行業(yè)的前列。捷多邦的高級工程師在談到這樣一個問題時說到，在設(shè)計最終能夠正常工作、有人對性能作出肯定之前，PCB設(shè)計師都面臨著許多新的挑戰(zhàn)。這正是目前高速PCB設(shè)計的現(xiàn)狀--設(shè)計規(guī)則和設(shè)計指南不斷發(fā)展，如果幸運的話，它們會形成一個成功的解決方案。

絕大多數(shù)PCB是精通PCB器件的工作原理和相互影響以及構(gòu)成電路板輸入和輸出的各種數(shù)據(jù)傳輸標準的原理圖設(shè)計師與可能知道一點甚至可能一點也不知道將小小的原理圖連線轉(zhuǎn)換成印刷電路銅線后將會發(fā)生什么的專業(yè)版圖設(shè)計師相互合作的成果。通常，對最終電路板的成敗負責的是原理圖設(shè)計師。但是，原理圖設(shè)計師對優(yōu)秀的版圖技術(shù)懂得越多，避免出現(xiàn)重大問題的機會就越多。

如果設(shè)計中含有高密度的FPGA，很可能會有許多挑戰(zhàn)擺放在精心設(shè)計的原理圖前面。包括數(shù)以百計的輸入和輸出口數(shù)量，超過500MHz（某些設(shè)計中可能更高） 的工作頻率，以及小至半毫米的焊球間距等，這些都將導致設(shè)計單元之間產(chǎn)生不應(yīng)有的相互影響。

并發(fā)開關(guān)噪聲

第一個挑戰(zhàn)很可能就是所謂的并發(fā)開關(guān)噪聲（SSN）或并發(fā)開關(guān)輸出（SSO）。大量的高頻數(shù)據(jù)流將在數(shù)據(jù)線上產(chǎn)生振鈴和串擾之類的問題，而電源和地平面上也會出現(xiàn)影響整個電路板性能的地線反彈和電源噪聲問題。

為了解決高速數(shù)據(jù)線上的振鈴和串擾，改用差分信號是很好的第一步。由于差分對上的一條線是吸收（Sink）端，另一條提供源電流，因此能從根本上消除感應(yīng)影響。利用差分對傳輸數(shù)據(jù)時，由于電流保持在局部，因此有助于減小返回路徑中的感應(yīng)電流產(chǎn)生的“反彈”噪聲。對于高達數(shù)百MHz甚至數(shù)GHz的射頻，信號理論表明，在阻抗匹配時可以傳送最大信號功率。而傳輸線匹配不好時，將會產(chǎn)生反射，只有一部分信號從發(fā)端傳輸?shù)浇邮赵O(shè)備，而其他部分將在發(fā)送端和接收端之間來回反彈。在PCB上差分信號實現(xiàn)的好壞將對阻抗匹配（以及其他方面）起很大的作用。

差分走線設(shè)計

差分走線設(shè)計建立在阻抗受控的PCB原理上。其模型有點像同軸電纜。在阻抗受控的PCB上，金屬平面層可以當作屏蔽層，絕緣體是FR4層壓板，而導體則是信號走線。FR4的平均介電常數(shù)在4.2到4.5之間。由于不知道制造誤差，有可能導致對銅線的過度蝕刻，最終造成阻抗誤差。計算PCB走線阻抗的最精確方法是利用場解析程序（通常是二維，有時候用三維），它需要利用有限元對整個PCB批量直接解麥克斯韋方程。該軟件可以根據(jù)走線間距、線寬、線厚以及絕緣層的高度來分析EMI效應(yīng)。

100Ω特征阻抗已經(jīng)成為差分連接線的行業(yè)標準值。100Ω的差分線可以用兩根等長的50Ω單端線制作。由于兩根走線彼此靠近，線間的場耦合將減小線的差模阻抗。為了保持100Ω的阻抗，走線的寬度必須減小一點。結(jié)果，100Ω差分線對中每根線的共模阻抗將比50歐略為高一點。

理論上走線的尺寸和所用的材料決定了阻抗，但過孔、連接器乃至器件焊盤都將在信號路徑中引入阻抗不連續(xù)性。不用這些東西通常是不可能的。有時候，為了更合理的布局和布線，就需要增加PCB的層數(shù)，或者增加像埋孔這類功能。埋孔只連接PCB的部分層，但是在解決傳輸線問題的同時，也增加了板子的制作成本。但有時候根本沒有選擇。隨著信號速度越來越快，空間越來越小，像對埋孔這類的額外需求開始增加，這些都應(yīng)成為PCB解決方案的成本要素。

在采用帶狀線布線時，信號被FR-4材料夾在中間。而微帶線時，一條導體是裸露在空氣中的。因為空氣的介電常數(shù)最低（Er= 1），故頂層最適合布設(shè)一些關(guān)鍵信號，如時鐘信號或者高頻的SERial-DESerial （SERDES）信號。 微帶線布線應(yīng)該耦合到下方的地平面，該地平面通過吸收部分電磁場線來減小電磁干擾（EMI）。在帶狀線中，所有的電磁場線耦合到上方和下方的參考平面，這大大降低了EMI.如果可能的話，應(yīng)該盡量不要用寬邊耦合帶狀線設(shè)計。這種結(jié)構(gòu)容易受到參考面中耦合的差分噪聲的影響。另外還需要PCB的均衡制造，這是很難控制的。總的來說，控制位于同一層上的線間距還是比較容易的。

去耦和旁路電容器

另一個確定PCB的實際性能是否符合預期的重要方面需要通過增加去耦和旁路電容進行控制。增加去耦電容器有助于減小PCB的電源與地平面之間的電感，并有助于控制PCB上各處的信號和IC的阻抗。旁路電容有助于為FPGA提供一個干凈的電源（提供一個電荷庫）。傳統(tǒng)規(guī)則是在方便PCB布線的任何地方都應(yīng)布置去耦電容，并且FPGA電源引腳的數(shù)量決定了去耦電容的數(shù)量。但是，F(xiàn)PGA的超高開關(guān)速度徹底打破了這種陳規(guī)。

在典型的FPGA板設(shè)計中，最靠近電源的電容為負載的電流變化提供頻率補償。為了提供低頻濾波并防止電源電壓下降，要使用大的去耦電容。電壓下降是由于設(shè)計電路啟動時穩(wěn)壓器的響應(yīng)有所滯后。這種大電容通常是低頻響應(yīng)較好的電解電容，其頻率響應(yīng)范圍從直流到幾百kHz.

每個FPGA輸出變化都要求對信號線充電和放電，這需要能量。旁路電容的功能是在寬頻率范圍內(nèi)提供局部能量存儲。另外，還需要串聯(lián)電感很小的小電容來為高頻瞬變提供高速電流。而反應(yīng)慢的大電容在高頻電容器能量消耗掉以后繼續(xù)提供電流。

電源總線上大量的電流瞬變增加了FPGA設(shè)計的復雜性。這種電流瞬變通常與SSO/SSN有關(guān)。插入電感非常小的電容器將提供局部高頻能量，可用來消除電源總線上的開關(guān)電流噪聲。這種防止高頻電流進入器件電源的去耦電容必須非?？拷麱PGA（小于1cm）。有時會將許多小電容并聯(lián)到一起作為器件的局部能量存儲，并快速響應(yīng)電流的變化需求。

總的來說，去耦電容的布線應(yīng)該絕對的短，包括過孔中的垂直距離。即便是增加一點點也會增加導線的電感，從而降低去耦的效果。

其他技術(shù)

隨著信號速度的提高，要在電路板上輕松地傳輸數(shù)據(jù)變得日益困難。可以利用其他一些技術(shù)來進一步提升PCB的性能。

首先也是最明顯的方法就是簡單的器件布局。為最關(guān)鍵的連接設(shè)計最短和最直接的路徑已經(jīng)是常識了，但不要低估了這一點。既然最簡單的策略可以得到最好的效果，何必還要費力去調(diào)整板上的信號呢？

幾乎同樣簡要的方法是要考慮信號線的寬度。當數(shù)據(jù)率高達622MHz甚至更高時，信號傳導的趨膚效應(yīng)變得越發(fā)突出。當距離較長時，PCB上很細的走線（比如4個或5個mil）將對信號形成很大的衰減，就像一個沒有設(shè)計好的具有衰減的低通濾波器一樣，其衰減隨頻率增加而增加。背板越長，頻率越高，信號線的寬度應(yīng)越寬。對于長度大于20英寸的背板走線，線寬應(yīng)該達到10或12mil.

通常， 板子上最關(guān)鍵的信號是時鐘信號。當時鐘線設(shè)計得太長或不好的話，就會為下游放大抖動和偏移，尤其是速度增加的時候。應(yīng)該避免使用多個層來傳輸時鐘，并且不要在時鐘線上有過孔，因為過孔將增加阻抗變化和反射。如果必須用內(nèi)層來布設(shè)時鐘，那么上下層應(yīng)該使用地平面來減小延遲。當設(shè)計采用FPGA PLL時，電源平面上的噪聲會增加PLL抖動。如果這一點很關(guān)鍵，可以為PLL創(chuàng)建一個“電源島”，這種島可以利用金屬平面中的較厚蝕刻來實現(xiàn)PLL模擬電源和數(shù)字電源的隔離。

對于速率超過2Gbps的信號，必須考慮成本更高的解決方案。在這么高的頻率下，背板厚度和過孔設(shè)計對信號的完整性影響很大。背板厚度不超過0.200英寸時效果較好。當PCB上為高速信號時，層數(shù)應(yīng)盡可能少，這樣可以限制過孔的數(shù)量。在厚板中，連接信號層的過孔較長，將形成信號路徑上的傳輸線分支。采用埋孔可以解決該問題，但制造成本很高。另一種選擇是選用低耗損的介電材料，例如Rogers 4350， GETEK或ARLON.這些材料與FR4材料相比其成本可能接近翻倍，但有時這是唯一的選擇。

還有其他一些用于FPGA的設(shè)計技術(shù)，它們可以提供I/O位置的一些選擇。在關(guān)鍵的高速SERDES設(shè)計中，可以通過保留（但不用）相鄰的I/O引腳來隔離SERDES I/O.例如，相對于SERDES Rx和Tx， VCCRX# 和 VCCTX#以及球位置，可以保留3x3 或5x5 BGA 球區(qū)域。或者如果可能的話，可以保留靠近SERDES的整個I/O組。如果設(shè)計中沒有I/O限制，這些技術(shù)能夠帶來好處，而且不會增加成本。

最后，也是最好的方法之一是參考FPGA制造商提供的參考板。絕大部分制造商會提供參考板的源版圖信息，雖然由于私有信息問題可能需要特別申請。這些電路板通常包含標準的高速I/O接口，因為FPGA制造商在表征和認證他們的器件時需要用到這些接口。不過要記住，這些電路板通常是為多種用途設(shè)計的，不見得與特定的設(shè)計需求剛好匹配。雖然這樣， 它們?nèi)钥梢宰鳛閯?chuàng)建解決方案的起點。

本文小結(jié)

當然，本文只談及了一些基本的概念。這里所涉及的任何一個主題都可以用整本書的篇幅來討論。關(guān)鍵是要在為PCB版圖設(shè)計投入大量時間和精力之前搞清楚目標是什么。一旦完成了版圖設(shè)計，重新設(shè)計就會耗費大量的時間和金錢，即便是對走線的寬度作略微的調(diào)整。不能依賴PCB版圖工程師做出能夠滿足實際需求的設(shè)計來。原理圖設(shè)計師要一直提供指導，作出精明的選擇，并為解決方案的成功負起責任。