1、 運(yùn)行ModelSim，如果上一次使用ModelSim建立過工程，這時候會自動打開

上一次所建立的工程；
2、 點(diǎn)擊File->New->Project，在Project Name中我們輸入建立的工程名，

在Project Location中輸入工程保存的路徑，注意ModelSim不能為一個工程

自動建立一個目錄，這里我們最好是自己在Project Location中輸入路徑來

為工程建立目錄，在Default Library Name中為我們的設(shè)計(jì)編譯到哪一個???? 庫中,這里我們使用默認(rèn)值，這樣，在我們編譯設(shè)計(jì)文件后，在Workspace窗口的Library中就會出現(xiàn)work庫。這里我們輸入完以后，點(diǎn)擊OK；

3、 如果提示我們給定的工程路徑不存在，是否建立該路徑，我們的目的就是為工程建立一個新目錄，因此，點(diǎn)擊確定；

4、 點(diǎn)擊Create New File可以為工程添加新建的文件，點(diǎn)擊Add Existing File為工程添加已經(jīng)存在的文件，點(diǎn)擊Create Simulation為工程添加仿真，點(diǎn)擊Create New Folder可以為工程添加新的目錄。這里我們點(diǎn)擊Create New File；

5、 我們在File Name中輸入文件名稱，Add file as type為輸入文件的類型為VHDL、Verilog、TCL或text，這里我們使用默認(rèn)設(shè)置VHDL，F(xiàn)older為新建的文件所在的路徑，Top Level為在我們剛才所設(shè)定的工程路徑下。點(diǎn)擊OK；并在Add items to the Project窗口點(diǎn)擊Close關(guān)閉該窗口；

6、這時候在Workspace窗口中出現(xiàn)了Project選項(xiàng)卡，在其中有文件名.vhd，其狀態(tài)欄有一個問號，表示未編譯，我們雙擊該文件，這時候出現(xiàn)編輯窗口，在其中我們輸入我們的設(shè)計(jì)文件

7、 點(diǎn)擊File->Save，并退出該窗口（File->Close）；
8、 在WorkSpace窗口的文件名.vhd上點(diǎn)擊右鍵，選擇Compile->Compile All；

9、 在腳本窗口中將出現(xiàn)一行綠色字體Compile of DivClkHDL.vhd was successful.，說明文件編譯成功，在該文件的狀態(tài)欄后有一綠色的對號，表示編譯成功；
10、下面我們開始仿真，點(diǎn)擊菜單Simulate->Simulate，展開Design選項(xiàng)卡下的work庫，并選中其中的behavioral，這是在Simulate中出現(xiàn)了work.實(shí)體名(behavioral)表示我們所要仿真的對象，Resolution為仿真的時間精度，這里我們使用默認(rèn)值，點(diǎn)擊OK；

11、 為了觀察波形窗口，我們點(diǎn)擊菜單View->Wave；
12、這時候出現(xiàn)的Wave窗口為空，里面什么都沒有，我們要為該窗口添加我們需要觀察的對象，首先在主窗口而不是波形窗口中點(diǎn)擊View->Signals打開信號列表窗口，在改窗口中點(diǎn)擊Add->Wave->Signals in Design，這時候在波形窗口中就可以看到這些信號了；

13、 下面我們就開始仿真了，在主窗口中輸入命令對信號進(jìn)行驅(qū)動仿真

14、 退出仿真，在主窗口中點(diǎn)擊Simulate->End Simulation，會出現(xiàn)對話框，提示我們是否確認(rèn)退出仿真，我們點(diǎn)擊是退出仿真；
15、 仿真結(jié)果分析。