開源作者?

賴曉錚

華南理工大學

發(fā)布概要：

近年來，隨著芯片設(shè)計規(guī)模越來越大，集成電路自動化設(shè)計（EDA）面臨的重大挑戰(zhàn)就是如何縮短芯片的設(shè)計和驗證周期，使EDA設(shè)計與驗證全流程變得更“輕”，更敏捷。研究人員借鑒了軟件編程的敏捷設(shè)計方法學，依托高級程序設(shè)計語言（例如Scala，Python，Haskell等）構(gòu)造領(lǐng)域特定語言（Domain Specific Language），利用高級語言中面向?qū)ο蟆⒑瘮?shù)式編程、參數(shù)化等特性，擴展DSL硬件描述能力，提高硬件設(shè)計的抽象層次。在本報告中，我們將回顧近十年來芯片敏捷設(shè)計與驗證領(lǐng)域取得的進展和存在的問題，介紹在openDACS v2.0中開源的一個新的硬件敏捷設(shè)計與驗證框架——PyChip：在兼容Chisel的firrtl IR框架的同時，在不同IR層級上建立“設(shè)計-驗證”敏捷迭代，使其具有較高的設(shè)計和驗證效率。

開源作者?

楊帆

復(fù)旦大學

發(fā)布摘要:

門級仿真是電路設(shè)計驗證中的重要一環(huán)。本報告介紹了一種高效的基于GPU加速的門級重仿真方法。該仿真方法支持4值系統(tǒng)，在GPU?上實現(xiàn)了兩個維度的并行化，分別通過給邏輯門分組和切割轉(zhuǎn)換事件來完成。通過狀態(tài)壓縮和無效狀態(tài)清除的方法來減少數(shù)據(jù)傳輸?shù)囊?guī)模，進而減少通信開銷。通過?CPU?和GPU?之間的異步通信策略隱藏轉(zhuǎn)儲文件耗時。和2020年ICCAD競賽的第一名相比，所提出的方法在單個測例的加速比上可以快47.1%，在所有測例的幾何平均加速比上可以快10.5%。相關(guān)代碼將開源，并集成到OpenDACS 2.0中用于加速門級仿真。

開源作者???

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天津大學

發(fā)布摘要:

現(xiàn)代集成電路芯片不僅需要滿足一定的電磁兼容標準，同時需要關(guān)注由電磁泄漏帶來的潛在信息泄漏風險。由于缺乏快速且高精度的電磁輻射仿真工具，現(xiàn)有的電磁泄漏測量和評估常發(fā)生在芯片流片后，且一旦發(fā)現(xiàn)芯片存在電磁泄漏問題，會帶來極高的彌補成本。為此，在本報告中我們將介紹openDACS v2.0中開源的設(shè)計驗證與測試綜合SIG工具：EMSim版圖級芯片電磁仿真器，該仿真器能夠基于芯片的版圖數(shù)據(jù)，準確高效地仿真芯片的電磁輻射情況，為芯片的硅前電磁泄漏評估提供新的方法和手段。

開源作者?

儲著飛

寧波大學

發(fā)布摘要:

邏輯優(yōu)化方法與邏輯函數(shù)的表達方法密切相關(guān)，現(xiàn)有的邏輯表示方法均是基于“與/或/非”邏輯發(fā)展而來的傳統(tǒng)布爾邏輯(Traditional Boolean, TB)。除了TB，布爾邏輯函數(shù)也可用基于“與/異或(XOR)”的Reed-Muller (RM)邏輯實現(xiàn)，研究表明RM邏輯在對算術(shù)電路綜合時展現(xiàn)出較好的性能，而且綜合出的電路易于測試。除此外，基于三輸入多數(shù)邏輯門(majority-of-three，MAJ)的低功耗邏輯單元及邏輯綜合近年來受到廣泛關(guān)注，采用“MAJ/非”兩種算符(Majority-Inverter Graph，MIG)構(gòu)成了邏輯完備集用于綜合。將上述TB邏輯，RM邏輯，MAJ邏輯統(tǒng)稱為多邏輯域。本報告中我們介紹將在openDACS v2.0中集成的基于多邏輯域的開源邏輯綜合工具ALSO，從邏輯表示方法，邏輯優(yōu)化算法，工藝映射算法等方面介紹面向FPGA、ASIC和新興計算范式的綜合流程。

開源作者???

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安路科技

發(fā)布摘要:

開源EDA工程的構(gòu)架是其生命力的根基。需要讓開源社區(qū)參與者做到能理解、能改進、能驗證、能糾錯。iFPGA開源FPGA mapper在lossless synthesis的框架下清晰的定義了數(shù)據(jù)層、工具層、算法層和流程層，使得整個系統(tǒng)模塊化徹底、接口清晰，容易改進或添加算法。同時提供內(nèi)置仿真工具、形式驗證工具及網(wǎng)表寫出工具為算法和驗證提供便捷。整體工程文檔完備、代碼與參考文獻對應(yīng)，大幅提高了代碼的可讀性。該構(gòu)架將吸引更多高校、科研機構(gòu)參與到邏輯綜合中技術(shù)映射的創(chuàng)新中來。

開源作者?

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尚笠

復(fù)旦大學

發(fā)布摘要:

布局規(guī)劃是芯片物理設(shè)計中的關(guān)鍵任務(wù)，其目標是在密度約束下探索線長優(yōu)化的芯片物理布局。芯片布局規(guī)劃是一個NP難題，計算復(fù)雜度高，難以通過經(jīng)典算法方法高效解決。本報告介紹基于機器學習的芯片布局規(guī)劃方法。通過圖神經(jīng)網(wǎng)絡(luò)構(gòu)建從電路連接到物理位置的優(yōu)化映射的過程，學習電路連接與物理線長之間的優(yōu)化映射，并通過模型推理實現(xiàn)芯片物理布局的高效優(yōu)化。該模型與代碼已開源，并將集成在openDACS v2.0中，實現(xiàn)完整的開源芯片物理布局流程。

開源作者

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徐寧

武漢理工大學

發(fā)布摘要:

隨著表面貼裝技術(shù)的發(fā)展和元件尺寸的縮小, PCB?板的集成度越來越高,?增加了?PCB?的設(shè)計難度和研發(fā)投入。PCB上元件的布局主要是由人工完成,?尚無成熟有效的自動布局算法。通過對PCB?的布局特點進行分析研究，針對不規(guī)則布局邊界，滿足布局約束，開發(fā)了一個面向中小規(guī)模的PCB自動布局工具，將集成在openDACS v2.0中。