幾十年來，一種結(jié)構(gòu)層次結(jié)構(gòu)一直是處理芯片設(shè)計復(fù)雜性的主要手段。它并不總是完美的，也沒有理想的方法來分而治之，因為這需要專注于正在執(zhí)行的分析。事實上，大多數(shù)系統(tǒng)都可以從各種不同的層次結(jié)構(gòu)中查看，同樣正確，并共同形成一個異層次結(jié)構(gòu)。

　　考慮當(dāng)今使用的層次結(jié)構(gòu)形式的最簡單方法是要求工程師從概念上設(shè)計一個系統(tǒng)。他們可能會開始繪制一個包含大塊的框圖，其中包含 CPU、編碼器、顯示子系統(tǒng)等標(biāo)簽。這不是一個功能層次結(jié)構(gòu)，盡管許多劃分的塊被認(rèn)為是提供功能的。這也不是純粹的結(jié)構(gòu)分解，因為在芯片中，一切都變成了晶體管的無定形海洋。

　　該圖大致遵循為印刷電路板設(shè)計開發(fā)的層次結(jié)構(gòu)，即引腳層次結(jié)構(gòu)。在最低級別，您可能使用了邏輯庫，例如德州儀器 （TI） 7400 系列。這些設(shè)備有引腳映射。層次結(jié)構(gòu)的下一個級別是電路板級別，以及連接到背板的引腳。兩者之間幾乎沒有任何層次結(jié)構(gòu)，原理圖只是分布在多個“圖紙”上。后來，當(dāng)系統(tǒng)變得更加復(fù)雜時，也支持結(jié)構(gòu)層次結(jié)構(gòu)。

　　圖1：2013年左右復(fù)雜芯片的典型框圖。來源：德州儀器

　　這種形式的層次結(jié)構(gòu)提供了一種封裝，允許每個塊的開發(fā)在某種程度上變得孤立，并將相互依賴性最小化。頂層成為這些塊相互連接的方式。然后，每個分割的塊都可以經(jīng)歷類似的分解。

　　使用層次結(jié)構(gòu)的原因有很多?！叭萘渴瞧渲兄唬盇nsys產(chǎn)品營銷總監(jiān)Marc Swinnen說。“問題變得太大了，你必須把它分解成碎片。另一個是并行工程。你有多個團(tuán)隊想要同時進(jìn)行設(shè)計，所以你把它分解并分別處理零件。三是重用。您希望重用其他人設(shè)計的塊。其中一種微妙的形式是標(biāo)準(zhǔn)單元庫，它本身就是一種層次結(jié)構(gòu)形式。第四個原因是數(shù)據(jù)量的可管理性。第五個原因是重復(fù)的結(jié)構(gòu)，比如內(nèi)存、多核，你只是自然地重用。第六個原因是混合域，例如模擬/數(shù)字，每個塊中都有不同的設(shè)計風(fēng)格。你將使用不同的工具，所以你把它們分層分解。

　　容量

　　隨著設(shè)計規(guī)模越來越大，許多算法需要越來越多的時間才能運(yùn)行。分解它們可以縮短執(zhí)行時間并減少所需的資源。Synopsys數(shù)字實現(xiàn)小組高級產(chǎn)品經(jīng)理Jim Schultz表示：“對于大型設(shè)計，當(dāng)您進(jìn)入物理實現(xiàn)階段時，這些非常大的設(shè)計可能需要數(shù)天甚至數(shù)周的時間才能完成?！叭绻惆咽虑楦阍伊?，成本可能會很高。等級制度是一種分而治之的方式。它讓我們知道我們可以一次關(guān)閉設(shè)計的一個部分。隨著我們不斷增加功能，芯片越來越大，這不僅與運(yùn)行時有關(guān)，還與資源耗盡有關(guān)——放置所有這些可重用實例所需的內(nèi)存量超過了容量。

　　為了能夠進(jìn)行分層分析，必須確保為每個塊正確設(shè)置了邊界條件。然后，您需要在頂層跨邊界進(jìn)行分析。

　　“平面分析需要花費(fèi)大量時間，但可以提供完全的準(zhǔn)確性，”Synopsys 產(chǎn)品經(jīng)理 Rimpy Chugh 說?！霸趯哟谓Y(jié)構(gòu)中采用黑盒方法可以提高速度，但會失去準(zhǔn)確性。這需要一種專門的解決方案（見圖2），其中可以保留模塊的接口邏輯，從而同時獲得速度和準(zhǔn)確性的好處?？梢栽?IP 級別生成抽象模型，然后在 SoC 級別使用它。

　　圖 2：使用抽象模型的分層流程。來源：Synopsys

　　并行工程

　　設(shè)計團(tuán)隊不再局限于一棟建筑?！霸S多設(shè)計正在被劃分，以便一個團(tuán)隊在一個層次結(jié)構(gòu)上工作，另一個團(tuán)隊在另一個層次結(jié)構(gòu)上工作，它們可能在同一棟建筑中，也可能分布在世界各地，”是德科技 EDA 數(shù)據(jù)和 IP 管理產(chǎn)品管理總監(jiān) Simon Rance 說?！斑@可能會帶來挑戰(zhàn)，因為團(tuán)隊現(xiàn)在的工作速度不同。擁有穩(wěn)定的層次結(jié)構(gòu)變得很重要，因為以后很難進(jìn)行更改。這通常只是作為最后的手段發(fā)生，但相反，我們看到團(tuán)隊粘合或捏造以使其發(fā)揮作用。它可能很丑陋，但我們在小芯片上看到了更多的挑戰(zhàn)。

　　重用

　　層次結(jié)構(gòu)需要以自上而下和自下而上的方式發(fā)揮作用?！霸谌梭w中，專門的細(xì)胞組織成系統(tǒng)和器官，這些系統(tǒng)和器官構(gòu)成了構(gòu)成人的基石，”Cadence 高級產(chǎn)品營銷經(jīng)理 Brian LaBorde 說?！巴瑯?，晶體管組形成電路或邏輯門，這些電路或邏輯門構(gòu)成組裝成系統(tǒng)的宏。在過去的幾十年里，我們看到越來越大的IC，有許多不同的專用電路，都集成在一個芯片上。這些布局的分區(qū)是虛擬的，由布局?jǐn)?shù)據(jù)庫中的層次結(jié)構(gòu)表示。

　　數(shù)據(jù)管理 所有設(shè)計都會產(chǎn)生大量數(shù)據(jù)，并且必須對其進(jìn)行管理

　　。是德科技的 Rance 表示：“無論是針對汽車的 ISO 26262 標(biāo)準(zhǔn)，還是針對軍用航空航天的 MIL882 標(biāo)準(zhǔn)，工程生命周期管理都需要滿足功能安全標(biāo)準(zhǔn)，因此您擁有許多資產(chǎn)，從文檔到驗證、測試標(biāo)準(zhǔn)、驗證測試計劃和結(jié)果?！八羞@些都需要保留在層次結(jié)構(gòu)中，以便具有完全的可追溯性。無論如何，跟蹤層次結(jié)構(gòu)中的所有內(nèi)容是很困難的，但您也獲得了設(shè)計之外的所有內(nèi)容，例如驗證和測試計劃。當(dāng)某些東西在測試中失敗，甚至在現(xiàn)場更糟時，你回去做發(fā)現(xiàn)，找出可能失敗的東西。如果你沒有將所有這些數(shù)據(jù)和元數(shù)據(jù)附加到層次結(jié)構(gòu)中，你就永遠(yuǎn)找不到它。

　　重復(fù)結(jié)構(gòu) 許多設(shè)計都包含重復(fù)結(jié)構(gòu)

　　，無論是存儲單元、小型處理器陣列還是接口。但這些陣列中隱藏著危險?！凹僭O(shè)你有16個CPU內(nèi)核排列在一個4X4網(wǎng)格中，”Ansys的Swinnen說。“原則上，這些都是相同的，但實際上它們具有不同的邊界條件。每個邊緣周圍的環(huán)境都不同。如果要進(jìn)行優(yōu)化，則需要對每個進(jìn)行單調(diào)，因為它們在邊界處都有獨(dú)特的寄生效應(yīng)?？偸怯羞@種權(quán)衡。你如何保持可重用性，同時找到那些獨(dú)特的？當(dāng)你看到像熱這樣的事情時，情況會變得更糟。

　　多域 雖然模擬和數(shù)字有很大不同，但開發(fā)流程的其他方面也利用了工具的分離?！癊DA的整個想法是把這個復(fù)雜的問題，簡化成一個結(jié)構(gòu)性問題，把它切開，讓問題變得非常簡單，”Siemens Digital Industries Software的技術(shù)支持總監(jiān)Ron Press說。“這就是掃描對DFT的作用。過去，即使他們有單獨(dú)的內(nèi)核，他們也試圖在一個大的平面圖像中完成所有事情。然后你必須等到設(shè)計的后期，你就會遇到一個更大的問題?，F(xiàn)在，隨著分布式設(shè)計團(tuán)隊和內(nèi)核的重用，人們需要盡可能多的即插即用。他們將完成DFT的設(shè)計，為該內(nèi)核制作圖案，然后將其插入頂層。只要它有某種類型的隔離，例如包裝鏈，他們就可以單獨(dú)處理該部分，完成 DFT 設(shè)計，并完成他們的圖案。這使得這些團(tuán)隊變得獨(dú)立，并使整個過程變得更加容易。

　　結(jié)構(gòu)層次結(jié)構(gòu)的問題

　　沒有一個系統(tǒng)是完美的，這種形式的層次結(jié)構(gòu)確實會產(chǎn)生一些問題?！霸谶@些邊界處設(shè)計約束肯定會產(chǎn)生開銷，”Synopsys 的 Schultz 說。“你必須分解約束并正確定義它們，并將它們向下推到塊邊界。確保正確定義這些邊界是一個大問題。另一個反對它的因素是，在設(shè)計上，當(dāng)你把一些東西分解成碎片，你說這些是我的分區(qū)，當(dāng)我去物理實現(xiàn)它時，我不會跨這個邊界進(jìn)行優(yōu)化。你無法優(yōu)化——這個邊界現(xiàn)在是固定的。如果需要在該層次結(jié)構(gòu)中進(jìn)行優(yōu)化，則無法進(jìn)行。你自己是有限的。

　　這可能會影響多個工具和流程?！叭绻麄兪褂梅謱覦FT進(jìn)行頂層計劃，他們可能會計劃將如此多的引腳連接到內(nèi)核，”西門子出版社說，“然后事實證明，內(nèi)核不需要太多的模式，而他們?yōu)槠浞峙淞祟愃茢?shù)量的引腳的另一個內(nèi)核需要更多的模式。如果他們很早就從頂層開始凍結(jié)了他們的設(shè)計，那么他們的模式交付就不會那么有效。

　　建立錯誤的層次結(jié)構(gòu)可能會以多種方式限制您。Schultz補(bǔ)充道：“其中一個大問題，尤其是對于大型SoC而言，網(wǎng)絡(luò)和通信會造成擁塞?！拔覀兛吹秸麄€芯片出現(xiàn)擁塞，尤其是當(dāng)設(shè)計分區(qū)不佳時。我看到塊通過其他塊進(jìn)行通信，您必須創(chuàng)建饋通。這可能會導(dǎo)致設(shè)計出現(xiàn)大量擁塞。此外，當(dāng)你做這樣的事情時，要滿足你的時序要求要困難得多，因為你無法輕松優(yōu)化完整的路徑。你必須單獨(dú)優(yōu)化每個區(qū)塊，并希望路徑都成功。

　　邊界處可能會發(fā)生微妙的變化?！爱?dāng)你毗鄰兩個街區(qū)時，它們之間有一種邏輯上的聯(lián)系，但那里沒有物理上的東西，”Swinnen說?！搬樐_只是相互接觸，但沒有電線。但是在你的網(wǎng)表中，你有一根應(yīng)該在那里的電線。它應(yīng)該有一個電阻，一個電容。您有邏輯線路，但沒有物理線路。然后是饋通，電線進(jìn)入塊的一側(cè)，穿過塊，然后從另一端出來。有引腳，有物理線，但沒有邏輯線。從邏輯上講，它不存在。你不會在原理圖上畫出來。

　　有些工具可以處理糟糕的層次結(jié)構(gòu)，但修復(fù)它們會產(chǎn)生其他問題。Schultz 說：“當(dāng)你開發(fā) RTL 并綜合它時，你有一個邏輯層次結(jié)構(gòu)?！爱?dāng)你進(jìn)行物理設(shè)計時，這些邏輯層次結(jié)構(gòu)必須一對一地映射到物理分區(qū)。最終發(fā)生的事情是，在我的邏輯層次結(jié)構(gòu)中，我可能有一個孩子在與該邏輯層次結(jié)構(gòu)下的孩子交談，而這個邏輯層次結(jié)構(gòu)實際上正在與另一個父母之下的東西交談很多，而這兩個父母成為他們自己的物理分區(qū)。這兩個父母可以物理地放置在芯片的兩側(cè)。邏輯層次結(jié)構(gòu)不利于物理實現(xiàn)。處理這個問題的方式是通過 RTL 重組。現(xiàn)在我們開始移動?xùn)|西并修復(fù)邏輯，但這不是純粹的 RTL 或邏輯設(shè)計者會知道的事情。只有當(dāng)您考慮到物理層次結(jié)構(gòu)時，才會出現(xiàn)該信息。兩者之間需要有溝通，才能真正優(yōu)化物理層次結(jié)構(gòu)。

　　這發(fā)生在流中的其他位置。“NoC 位于最高駕駛艙層，您可以在其中擁有完整層次結(jié)構(gòu)的集成方面，”Arteris 解決方案和業(yè)務(wù)開發(fā)副總裁 Frank Schirrmeister 說?！爱?dāng)需要對層次結(jié)構(gòu)進(jìn)行更改時，可能是因為電源域之間存在兩種不同的非功能性屬性，重構(gòu) RTL 可能很簡單。對層次結(jié)構(gòu)進(jìn)行更高級別的集成有助于您相應(yīng)地重構(gòu)和重構(gòu) RTL，而您真的不想通過手動更改所有模塊來做到這一點。

　　跟蹤這一點可能是一場噩夢。“想想對屬于層次結(jié)構(gòu)的文檔或文件的修訂控制，”Rance 說。“然后，你可能會有該層次結(jié)構(gòu)的多個版本或修訂版，這取決于你在做什么。您可能有一個進(jìn)行 PPA 分析的驗證團(tuán)隊，并發(fā)現(xiàn)如果他們稍微調(diào)整一下并創(chuàng)建此層次結(jié)構(gòu)的另一個版本，它的性能會更好。你需要跟蹤這一點。

　　盡管等級制度有助于我們分而治之，但有些事情卻無視任何簡化這些嘗試?！跋駸岱治鲞@樣的事情需要在整個芯片范圍內(nèi)完成，”Arteris 的 Schirrmeister 說。“但你需要能夠?qū)⑵渑c芯片中發(fā)生的事情在功能上聯(lián)系起來，與通過它運(yùn)行的數(shù)據(jù)相關(guān)聯(lián)。您希望能夠拍攝芯片照片，從生命周期的角度來看，您可以查看熱點以及每個功能的位置，并且受到的影響最大。將其與數(shù)據(jù)相關(guān)聯(lián)絕非易事。

　　其他層次結(jié)構(gòu)

　　其他層次結(jié)構(gòu)確實存在，例如功能層次結(jié)構(gòu)。我們今天最接近這一點的是一個需求跟蹤系統(tǒng)，它從系統(tǒng)應(yīng)該做什么的高級定義開始。這些任務(wù)被分解為越來越簡單的任務(wù)，直到最終確定實際提供它的邏輯或其他電路，以及驗證是否滿足適當(dāng)要求的測試平臺。

　　一些層次結(jié)構(gòu)在設(shè)計過程中來來去去。“你可能有一個時鐘樹的層次結(jié)構(gòu)，”Schirrmeister說?！芭潆娤到y(tǒng)有層次結(jié)構(gòu)。然后，系統(tǒng)分析工具可以看到一個層次結(jié)構(gòu)，用于它們?nèi)绾螌⑺袞|西連接在一起，以獲得完整的芯片視角。我們對ESL（電子系統(tǒng)級）的思考，是描述整個事情的可執(zhí)行功能規(guī)范的概念。這是尚未出現(xiàn)的東西。不知何故，我們似乎僥幸逃脫了，這令人驚訝。

　　物理布局提供了另一個層次結(jié)構(gòu)。最高層次是樓層規(guī)劃，它利用結(jié)構(gòu)層次結(jié)構(gòu)作為起點。放置這些塊，并在它們之間布線互連。每個模塊都使用物理綜合進(jìn)行布局，這再次處理本地互連。3D-IC將為此增加一個新的維度，現(xiàn)在可能在Z方向上存在布線。

　　Cadence 的 LaBorde 表示：“隨著我們開始看到基于小芯片的 2.5D 和 3D 系統(tǒng)取代片上系統(tǒng) （SoC） 設(shè)計，層次結(jié)構(gòu)將不再像物理現(xiàn)實的表示那樣具有戰(zhàn)略意義。“原理圖中的宏可能代表系統(tǒng)中的芯片，每個芯片都有自己獨(dú)特的工藝。它們之間的連接將是焊點，而不是布局上的象征性引腳。

　　結(jié)論

　　雖然并不完美，但今天使用的非正式結(jié)構(gòu)分解已被證明是一種熟練的層次結(jié)構(gòu)。流程的某些方面因此而受到影響，但大多數(shù)方面都能夠有效地使用它，并且工具可以彌補(bǔ)其不足。雖然有一定程度的優(yōu)化潛力因此而喪失，但這可能是以生產(chǎn)力的名義做出的小犧牲之一。

審核編輯：黃飛