系統(tǒng)單芯片（SoC）把更大、更多的系統(tǒng)整合在同一顆晶粒上，而多晶粒（multi-die）整 合挑戰(zhàn)包括技術不足、主要制程不相容等等。不過，拜低成本多晶粒封裝（packaging）、新式高速序列收發(fā)器（serial transceiver）、甚至非電連接（non-electrical interconnect）等技術之賜，可望協(xié)助多晶粒系統(tǒng)核心分區(qū)管理（partitioning）。

　　Altera網(wǎng)站指出，由于頻寬限制、功率預算（power budget）放寬，架構(gòu)設計人員往往可突破新的效能、效率、以及密度組合。

　　首先，欲將系統(tǒng)分散至多重晶粒上，得先做好分區(qū)管理。子系統(tǒng)之間的連結(jié)頻寬與延遲性需求，將決定系統(tǒng)的管理選項。因為一些較有效率的連接方式，具備較長的初始延遲、較高的頻寬，所以將區(qū)塊設計得愈能接受延遲作用愈好。

　　有些應用本身無法接受過長時間延遲，像是控制回圈（control loop）當中若延遲更長，就可能會造成系統(tǒng)從臨界阻尼（critically damped）狀態(tài)變成不穩(wěn)定，此時只能整合所有區(qū)塊至回圈當中，或者花更多成本與功耗打造寬式平行化芯片間連接。

　　然而，在有些系統(tǒng)應用當中延遲性不是問題，反而產(chǎn)能（throughput）才是關鍵。這類系統(tǒng)一般得執(zhí)行處理長串資料，像是訊號處理、影像處理等等。這類電腦運算往往可導入管線化架構(gòu)（pipelined architecture），避免可預測的時間延遲。

　　在多數(shù)管線化架構(gòu)當中，連接延遲只影響到輸入、輸出的延時，并不會影響到管線本身的頻寬。也有許多情況下，演算法無法被輕易管線化，不過可以拆解為大量線程（thread）。

　　若有足夠線程執(zhí)行系統(tǒng)，則可透過線程之間的切換，處理極長、甚至無法預測的延遲。而多重線程的硬體支援程度，會限制線程切換作業(yè)，這方面在現(xiàn)代CPU核心較為受限，而在GPU上較有發(fā)揮空間。

　　雖然采此法系統(tǒng)延遲可能較長，整體系統(tǒng)產(chǎn)能卻會較高，且?guī)缀跖c內(nèi)部延遲問題獨立開來。簡言之，只要愿意增加時間延遲，就打開更多系統(tǒng)分區(qū)管理的可能。

　　除此之外，將芯片間的頻寬最大化、延遲最小化的最好方法，就是將芯片之間的距離拉近。因此，愈來愈多廠商重視2.5D或3D封裝技術。這些技術傳統(tǒng)上不僅成本高且穩(wěn)定性低，然而，現(xiàn)在多芯片封裝技術已達成熟階段，從高階軍用系統(tǒng)發(fā)展至主流、低成本應用。

　　最常受到討論的2.5D/3D芯片封裝技術是直通矽晶穿孔（TSV）封裝技術，TSV透過垂直導通整合晶圓堆疊，達到多芯片間互相連接，以更低成本提高系統(tǒng)整合度，而這仍屬于較有技術挑戰(zhàn)的高階封裝領域。

　　目 前有二款TSV進入量產(chǎn)階段，一是臺積電的新型制程整合技術CoWoS（Chip-on-Wafer-on-Substrate），另一則是用于DRAM 堆疊的混合存儲器立方（Hybrid Memory Cube；HMC）與高頻寬存儲器（High-Bandwidth Memory；HBM）。

　　這些TSV制程與設計都極為復雜，并不容易達成，不過回報很高，因為TSV能在堆疊晶粒間植入大量連接，互連頻寬高、晶粒間延遲性相對低，比打線技術（wire bonding）有效許多。

　　亦有設計人員致力找出新式方法，希望既擁有TSV的高密度與低阻抗，又沒有TSV的復雜制程與良率問題。

　　英 特爾專業(yè)代工（Intel Custom Foundry）研發(fā)的互連技術EMIB（embedded multi-die interconnect bridge），與CoWoS一樣屬于2.5D技術，不采TSV的特殊矽中介層（silicon interposer），而是使用一般封裝基層構(gòu)造作互連架構(gòu)。

　　對這些技術而言，設計流程是極為重要的考量。晶粒間連接是系統(tǒng)的一部分，因此晶粒往往不能獨立分開設計，而是在設計時就得精準的考量延時性與功率模組，甚至是溫控、機械、電磁模組。

　　由于芯片間連接越少，封裝與分析成本就越低，許多廠商也利用高速序列收發(fā)器，以很少的打線達到28Gbps這樣的超高速資料傳輸速率。

　　印 刷電路板（PCB）設計公司Speeding Edge創(chuàng)辦人Lee Ritchey表示，2016年可能就會出現(xiàn)56Gbps的生產(chǎn)系統(tǒng)，而屆時28Gbps就會變得稀松平常。Teraspeed研發(fā)顧問Scott McMorrow甚至認為，理論上傳統(tǒng)IC封裝可達到110Gbps速率。

　　不過，這些新序列連結(jié)得通過距離與電路復雜性的考驗，先出現(xiàn)在芯片至模組（chip-to-module）連接，才會出現(xiàn)在電路板、連接器（connector）、背板（backplane）等較復雜的設計當中。

　　未 來也有許多不同的整合可能性，可超越電路版限制，像是利用增層式（build-up）封裝技術，在電路版上層添加一層電力或光學連結(jié)器，允許高速序列通道 在獨立的控制環(huán)境內(nèi)運轉(zhuǎn)。也有人提出Twinax銅纜、光學互連、量子點技術、近場60GHz無線電收發(fā)器等解決方案。

　　無論最佳解決方案為何，芯片間連接與多芯片封裝技術顯然替SoC分區(qū)管理開辟新土，而選擇好的分區(qū)管理技術，也成為未來設計的關鍵，不但可達到最佳效能，亦能達到低成本與低功率效果。