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verilog中單/雙/三always塊狀態(tài)機(jī)寫(xiě)法

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  三段式結(jié)構(gòu)中,2個(gè)時(shí)序always塊分別用來(lái)描述現(xiàn)態(tài)邏輯轉(zhuǎn)移,及輸出賦值。組合always塊用于描述狀態(tài)轉(zhuǎn)移的條件。這種結(jié)構(gòu)是寄存器輸出,輸出無(wú)毛刺,而且代碼更清晰易讀,特別是對(duì)于復(fù)雜的狀態(tài)機(jī)來(lái)說(shuō),但是消耗的面積也更多點(diǎn)。這是一種比較流行的狀態(tài)機(jī)結(jié)構(gòu)。


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