一、基本介紹

1.1 常用SDRAM

SDRAM(Synchronous Dynamic random access memory)即同步動態(tài)隨機存取存儲器。常用SDRAM的種類有SDRAM、DDR1-5、LPDDR2-5。

1.2 容量計算

容量(bit)= Bank數(shù)×行數(shù)×列數(shù)×位寬。以Etron品牌的DDR2物料EM68C16CWQD為例，在ERP系統(tǒng)中查到的物料描述“1Gbit | 8Mbit*16Bit*8Banks”。查詢Datasheet可知，該DDR2物料容量為1Gbit，包含3根Bank控制線BA0-BA2，13根地址線A0-A12，其中行地址為A0-A12，列地址為A0-A9，數(shù)據(jù)總線位寬16bits，可以計算出總?cè)萘繛椋?/p>

1.3 選型

一般根據(jù)實際項目需求來選擇合適容量的SDRAM，根據(jù)主控芯片的接口來選擇不同位寬、Bank數(shù)的SDRAM，并考慮是否需要進行位擴展。以主芯片為QCA9531，內(nèi)存需采用1Gbit DDR2。 查詢主芯片QCA9531的Datasheet中關(guān)于DDR接口部分，可以了解到QCA9531支持16bit位寬，并且在外接1Gbits DDR1時，A13作為行地址的最高位，外接1Gbits DDR2時，A13引腳作為Bank地址線BA2。所以，連接1Gbit DDR2時，主芯片可以提供13根地址線和3根Bank線，與DDR2物料EM68C16CWQD可正常連接使用，并且不需進行位擴展。主芯片QCA9531的DDR接口說明如圖1所示：

位擴展主要在主芯片位寬高于內(nèi)存芯片位寬的機型上可以看到，即主芯片外掛多個內(nèi)存芯片，共用地址線，擴展數(shù)據(jù)線。

二、原理圖設(shè)計

2.1 合理端接

當(dāng)信號的上升/下降時間足夠小，或者信號頻率足夠大時，在阻抗不連續(xù)處發(fā)生的信號反射可能嚴(yán)重影響信號質(zhì)量，需要考慮信號完整性的問題。可以把DDR走線按傳輸線的理論來分析，需要在走線上實現(xiàn)阻抗匹配以消除反射，盡量保證信號完整性。常見的DDR電路匹配模型是源端串聯(lián)，終端并聯(lián)，即在靠近驅(qū)動端的輸出引腳串聯(lián)電阻實現(xiàn)源端匹配，在靠近接收端的輸入引腳并聯(lián)電阻實現(xiàn)負載端匹配。常見的端接拓撲如圖2所示：

源端串聯(lián)，終端并聯(lián)的方式優(yōu)點是反射小，但缺點是外圍器件多，占用PCB空間大，SOHO產(chǎn)品線基本沒采用這種匹配方式，而是在走線上只放置一個串聯(lián)電阻。由于PCB尺寸有限，并且芯片封裝尺寸較小，串聯(lián)電阻只能是盡量靠近驅(qū)動端放置，盡可能地減小源端反射?？紤]到DDR數(shù)據(jù)是雙向信號，寫信號的驅(qū)動端是主芯片，讀信號的驅(qū)動端是內(nèi)存芯片。串聯(lián)電阻靠近主芯片放置，還是靠近內(nèi)存芯片放置，還是放置在走線中間，也是需要權(quán)衡的問題。一般情況下，考慮主芯片和內(nèi)存芯片哪個的驅(qū)動強度大，串聯(lián)電阻應(yīng)靠近驅(qū)動強度大的芯片那端放置。

2.2 數(shù)據(jù)線交叉連接

一般情況下，在最初的原理圖設(shè)計中，主芯片與內(nèi)存芯片的數(shù)據(jù)線是按一定的順序連接起來，以位寬為8bit的情況為例，主芯片D0～D7按順序連接到內(nèi)存芯片的D0～D7。但是，在Layout過程中，如果遇到DDR數(shù)據(jù)線在PCB上出現(xiàn)交叉的情況，可以修改原理圖，讓數(shù)據(jù)線交叉連接，例如，將主芯片DQ0、DQ3與內(nèi)存芯片DQ3、DQ0連接，使得PCB Layout的時候走線就更加順暢。

2.3 預(yù)留調(diào)試器件

重要的走線上預(yù)留一些調(diào)試手段，在后續(xù)的樣機調(diào)試上有一定的作用。例如可以在差分時鐘線上各加一個并聯(lián)到地的電容，在差分線之間加入并聯(lián)電阻，在DQS上加并聯(lián)到地的電容。