上次介紹過可以使用Variant Subsystem或者M(jìn)odel Variant實(shí)現(xiàn)帶有條件編譯的代碼（條件編譯助力Simulink模型平臺(tái)化開發(fā)）。最近了解到，從MATLAB R2016a開始，又有一種新的方式可以實(shí)現(xiàn)C代碼中的條件編譯。這就是Variant Sourc模塊的使用。

假設(shè)有如下模型：

雙擊Variant Source模塊，可以看到如下配置界面：

不難看出，除了要定義Simulink Variant對(duì)象K1、K2之外，還需要勾上Analyze all choices during update diagram and generate prepropcessor conditionals選項(xiàng)。顯然，如果K==1條件成立，則Port 1分支對(duì)應(yīng)的代碼被編譯，如果K==2，則Port 2分支對(duì)應(yīng)的代碼被編譯。這里的K可以定義為Simulink Parameter對(duì)象，Storage Class定義為Define(Custom)，并且需要指定宏定義的文件。

如此設(shè)置之下，得到的模型算法實(shí)現(xiàn)函數(shù)如下：

voidtestvariantSource_step(void)

{

real_T rtb_VariantMerge_For_Variant_So;

#ifK1

rtb_VariantMerge_For_Variant_So = u1 + u2;

#endif

#ifK2

rtb_VariantMerge_For_Variant_So = u3 + u4;

#endif

y = rtb_VariantMerge_For_Variant_So;

}

這種方式實(shí)現(xiàn)帶有條件編譯的代碼也非常簡單，條件編譯的好處可以通過控制宏定義K控制需要編譯哪部分代碼，那么，如果不設(shè)置條件編譯呢？

上述模型中，如果不再勾選Analyze all choices during update diagram and generate prepropcessor conditionals選項(xiàng)，我們得到如下代碼：

voidtestvariantSource_step(void)

{

y = u1 + u2;

}

代碼中只有當(dāng)前參數(shù)條件下有效算法的代碼。

跟上次介紹的條件編譯相比，實(shí)現(xiàn)方式不同，應(yīng)用場(chǎng)景也可能不同，如何取舍，這里就不去分析了。但是，在基于模型的開發(fā)模式下，到底在模型級(jí)別上做選擇，還是通過C代碼級(jí)別的條件編譯做選擇，這是個(gè)值得我們思考的問題。