SCAN技術(shù)，也就是ATPG技術(shù)-- 測試std-logic， 主要實(shí)現(xiàn)工具是：

產(chǎn)生ATPG使用Mentor的 TestKompress和synopsys TetraMAX；

插入scan chain主要使用synopsys 的DFT compiler。

通常，我們所說的DCSCAN就是normal scan test 即慢速測試，測試頻率是10M-30M

AC SCAN 也就是at-speed scan 即實(shí)速測試，測試頻率與芯片真實(shí)工作頻率是一樣的。

70年代到1995年這段時(shí)間里，由于芯片的工作頻率很低只有20-100M，scan測試只有DC SCAN，我們就能捕捉到所有std-logic的制造缺陷。但是1995年以后，測試科學(xué)家和工程師發(fā)現(xiàn)通過DC SCAN測試沒有缺陷的芯片在高工作頻率下使用會(huì)有問題。其根本原因是隨著制造工藝向深亞微米邁進(jìn)，芯片的工作頻率也提高到200M-1G，原來的SCAN測試方法和模型不再能捕捉到所有的std-logic的制造缺陷。大家的一致想法就是-“奔跑吧，SCAN” ，把SCAN的頻率增加到與芯片的真實(shí)工作頻率一致，同時(shí)使用新的Transition atpg model來產(chǎn)生測試pattern.

下面我們介紹DC SCAN與AC SCAN的異同

現(xiàn)在的工業(yè)量產(chǎn)的高速芯片都會(huì)要求能做DC SCAN測試和AC SCAN測試，所以DFT工程師也要同時(shí)插入兩種測試電路，產(chǎn)生兩套測試patterns。

具體實(shí)現(xiàn)流程如下

1 讀入沒有插入scan的網(wǎng)表

2 使用Design compiler 插入scan chain和OCC （on chipclocking）模塊，同時(shí)插入mux， fix DRC

3 使用Testcompress 實(shí)現(xiàn)EDT壓縮scan chain

4 使用Testcompress 產(chǎn)生測試DC/ACpattern，同時(shí)產(chǎn)生測試驗(yàn)證的Testbench

5 驗(yàn)證DC/AC patterns的正確性和電路的正確性

6 使用SDF，驗(yàn)證DC/ACpatterns相關(guān)電路的時(shí)序是否滿足要求

7 使用DC/AC patterns （wgl文件）轉(zhuǎn)換成ATE所需格式，在ATE上調(diào)試和使用

所以，OCC電路實(shí)現(xiàn)了在shift階段和capture階段對時(shí)鐘（PLL/ATE）進(jìn)行選擇的功能。有兩種方式可以插入OCC電路：

1. DFT Compiler自動(dòng)插入。2. 手動(dòng)編寫OCC 的verilog 電路，在dft_insert階段。

ATPG工具使用的Transition faultmodel如下圖

OCC ：On Chip Clock

OPCG ：On-Product Clock Gating

SCM：scan clock mux

上面三種是同一東西的不同叫法，就是為了at-speed ATPG測試時(shí)在function clock和shift clock之間切換的控制邏輯。不同人設(shè)計(jì)的電路不一樣，它就是一個(gè)2選一的clock mux，設(shè)計(jì)時(shí)注意處理一下cdc的path，不要產(chǎn)生glitch就行了。

何為全速測試（at speed test）：在工藝節(jié)點(diǎn)在130nm以下的時(shí)候，很多情形下的物理缺陷都是由于延時(shí)來引起的。因此在對這種類型的chip做dft的時(shí)候，需要建立一個(gè)新的故障模型，業(yè)內(nèi)稱之為延時(shí)故障模型（time delay model）。解決的方法就是全速測試，所謂的全速測試就是讓芯片工作在自己高倍時(shí)鐘頻率上，這個(gè)頻率往往是要高過ATE的時(shí)鐘的。這樣對掃描模型的建立就提出了新的要求。即至少要保證芯片的latch clock和capture clock為芯片內(nèi)部的高倍時(shí)鐘。synopsys對此種問題的解決方法就是OCC（on chip clocking）。OCC/OPCG的基本原理是在 scan shift 模式下， 選通慢速的ATE 時(shí)鐘，load 或 unload 掃描鏈； 在 capture 模式下，對 free-running PLL clock 過濾篩選出 lauch 和 capture clock 進(jìn)行at-speed 測試

常用的OCC電路結(jié)構(gòu)如下

在做SCAN的時(shí)候，由于ATE時(shí)鐘速度和芯片port的傳輸速度的限制，導(dǎo)致ATE無法向片傳輸高速時(shí)鐘。但是，芯片內(nèi)部需要 進(jìn)行At Speed 測試的時(shí)候，用到和system mode一致的時(shí)鐘頻率進(jìn)行測試。此時(shí)，需要由芯片內(nèi)部自己產(chǎn)生測試時(shí)鐘。在capture的時(shí)候，對于內(nèi)部寄存器來說，到達(dá)clock pin上的時(shí)鐘波形如intclk 所示。Launche clock和capture clock為PLL產(chǎn)生的脈沖。Shift clock為ATE產(chǎn)生的時(shí)鐘。PLL時(shí)鐘和ATE時(shí)鐘的切換電路是由OCC （On-Chip Clocking） 電路實(shí)現(xiàn)的。

我們典型的插入OCC以后的電路如下圖