串行輸入，串行輸出移位寄存器每級將數(shù)據(jù)延遲一個時鐘時間。它們將為每個寄存器存儲一點數(shù)據(jù)。串行輸入，串行輸出移位寄存器的長度可能為一到64位，如果級聯(lián)寄存器或封裝，則長度會更長。下面是一個單級移位寄存器，用于接收與寄存器時鐘不同步的數(shù)據(jù)。

當時鐘由低變高時，DFF（觸發(fā)器）類型的D引腳上的“數(shù)據(jù)輸入”不會改變電平。我們可能希望將數(shù)據(jù)同步到電路板上的系統(tǒng)級時鐘，以提高數(shù)字邏輯電路的可靠性。

上面所示的明顯點（與下圖相比）是，在DFF類型的D引腳上存在的任何“數(shù)據(jù)輸入”都在時鐘時間從D傳輸?shù)捷敵鯭。由于我們的示例移位寄存器使用的是上升沿敏感的存儲元件，因此當時鐘從低到高轉(zhuǎn)換時，輸出Q跟隨D輸入，如上圖的向上箭頭所示。

毫無疑問，在時鐘時間存在什么邏輯電平，因為數(shù)據(jù)在時鐘沿之前和之后都穩(wěn)定。在多級移位寄存器中很少出現(xiàn)這種情況。但是，這是一個簡單的例子。我們只關(guān)心從低到高的正時鐘沿。下降沿可以忽略。很容易看到Q在上面的時鐘時間跟隨D。將其與下圖比較，其中“數(shù)據(jù)輸入”似乎隨時鐘的上升沿而變化。

由于“數(shù)據(jù)輸入”似乎在上述時鐘時間t1發(fā)生了變化，因此DFF類型在時鐘時間會看到什么？簡短的簡化答案是，它會在時鐘之前看到D處存在的數(shù)據(jù)。那就是在時鐘時間t1傳輸?shù)絈的內(nèi)容。正確的波形是Q?。如果在t1處Q還不是零，則Q變?yōu)榱恪?/span>所述d寄存器不看到一個直到時間t2，在該時間Q變高。

由于在D處出現(xiàn)的上述數(shù)據(jù)在某個時鐘時刻被計時到Q，并且Q直到下一個時鐘時刻才能改變，因此DFF將數(shù)據(jù)延遲一個時鐘周期，前提是該數(shù)據(jù)已與該時鐘同步。QA波形與“數(shù)據(jù)輸入”相同，但延遲一個時鐘周期。接下來將詳細介紹D型觸發(fā)器的輸入在時鐘時間的情況。

請參考下圖。由于“數(shù)據(jù)輸入”似乎在時鐘時間（以上）發(fā)生變化，因此我們需要更多信息來確定DFF看到的內(nèi)容。如果“數(shù)據(jù)輸入”來自另一個移位寄存器級，另一個相同的DFF，我們可以根據(jù)數(shù)據(jù)手冊信息得出一些結(jié)論。數(shù)字邏輯制造商在數(shù)據(jù)表中提供了有關(guān)其零件的信息，以前僅在稱為數(shù)據(jù)手冊的集合中可用。數(shù)據(jù)手冊仍然可用；但是，制造商的網(wǎng)站是現(xiàn)代資源。

下面的數(shù)據(jù)是從CD4006b數(shù)據(jù)表中提取的，用于在5VDC下工作，這是一個說明時序的示例。[*]

tS= 100ns

tH= 60ns

tP= 200-400ns典型值/最大值

tS是建立時間，時間數(shù)據(jù)必須在時鐘時間之前存在。在這種情況下，數(shù)據(jù)必須在時鐘之前的D100ns出現(xiàn)。此外，必須在時鐘時間之后將數(shù)據(jù)保持時間tH= 60ns。必須滿足這兩個條件，才能將數(shù)據(jù)從D可靠地時鐘到觸發(fā)器Q。滿足60ns的建立時間沒有問題，因為如果D處的數(shù)據(jù)來自另一個移位寄存器級，則該數(shù)據(jù)在整個先前的時鐘周期內(nèi)一直存在。

例如，在1 Mhz的時鐘頻率下，時鐘周期為1000 μs，這是很多時間。實際上，數(shù)據(jù)將在時鐘之前存在1000μs，這比60ns的最低要求tS大得多。之所以滿足保持時間tH= 60ns，是因為連接到另一級Q的D的變化不能快于前一級tP= 200ns的傳播延遲。只要前一個DFF的傳播延遲大于保持時間，就可以滿足保持時間。

對于CD4006b，由另一級Q驅(qū)動的D處的數(shù)據(jù)變化不會快于200ns。總而言之，如果觸發(fā)器級聯(lián)到多級移位寄存器中，則輸出Q在接近時鐘時間跟隨輸入D。

三個D型觸發(fā)器在Q到D之間級聯(lián)，并且時鐘并行，以在上面形成三級移位寄存器。

鍵入JK翻轉(zhuǎn)Flopss級聯(lián)Q可J，Q”至K的時鐘在平行于上述得到的移位寄存器的另一種形式。串行輸入/串行輸出移位寄存器具有時鐘輸入，數(shù)據(jù)輸入和最后一級的數(shù)據(jù)輸出。通常，其他級輸出不可用，否則它將是一個串行輸入，并行輸出移位寄存器。以下波形適用于串行輸入，串行輸出移位寄存器的前兩個版本之一。三對箭頭表示三級移位寄存器臨時存儲3位數(shù)據(jù)，并將其從輸入到輸出延遲三個時鐘周期。

在時刻t1“數(shù)據(jù)中”的0是從計時d到Q的所有三個階段。特別地，階段A的D看到邏輯0，該邏輯0被計時到QA，在這里它一直保持到時間t2。在時刻t2“數(shù)據(jù)在”的1從計時d至QA。在階段乙和?，一個0，從先前級供給的計時至Q乙和Q?。

在時刻t3“數(shù)據(jù)中”的0是從計時d至QA。由于“ data in”為0，QA變?yōu)榈碗娖讲⒃谄溆鄷r鐘中保持低電平。由于前一級為1，QB在t3處變高。由于前一階段的較低，在t3之后QC仍然較低。由于從前一級QB饋入D的高電平，QC最終在時鐘t4處變?yōu)楦唠娖?。所有早期階段都有0s移入其中。并且，在t5的下一個時鐘脈沖之后，所有邏輯1s將被移出，取而代之的是0s

串行輸入/串行輸出設(shè)備

我們將仔細研究一下德州儀器（TI）提供的以下集成電路零件。

CD4006b 18位串行輸入/輸出移位寄存器

CD4031b 64位串行輸入/輸出移位寄存器

CD4517b雙64位串行輸入/輸出移位寄存器

以下串行輸入/串行輸出移位寄存器是4000系列CMOS（互補金屬氧化物半導(dǎo)體）系列器件。因此，他們將接受3到15伏的VDD正電源。VSS引腳接地。移位時鐘的最大頻率隨VDD變化，為幾兆赫茲。

18位CD4006b由兩級4位和另外兩級5位組成，輸出抽頭為4位。因此，5位級可以用作4位移位寄存器。要獲得完整的18位移位寄存器，必須將一個移位寄存器的輸出級聯(lián)到另一個移位寄存器的輸入，依此類推，直到所有級都創(chuàng)建一個移位寄存器，如下所示。

CD4031 64位串行輸入/輸出移位寄存器如下所示。未連接許多引腳（nc）。Q和Q“是可從第64階段，實際上Q64和Q”64。還有一個Q64從半級“延遲”，它延遲了半個時鐘周期。一個主要功能是數(shù)據(jù)選擇器，它位于輸入到移位寄存器的數(shù)據(jù)上。

“模式控制”在兩個輸入之間進行選擇：數(shù)據(jù)1和數(shù)據(jù)2。如果“模式控制”為高，將從“數(shù)據(jù)2”中選擇數(shù)據(jù)以輸入到移位寄存器。在“模式控制”為邏輯低的情況下，選擇“數(shù)據(jù)1”。下面的兩個圖中顯示了此示例。

上面的“數(shù)據(jù)2”連接到移位寄存器的Q64輸出。當“模式控制”為高電平時，Q64輸出被路由回到移位器數(shù)據(jù)輸入D。數(shù)據(jù)將從輸出循環(huán)到輸入。如上所示，數(shù)據(jù)將每64個時鐘脈沖重復(fù)一次。出現(xiàn)的問題是該數(shù)據(jù)模式如何首先進入移位寄存器？

當“模式控制”為低電平時，選擇CD4031“數(shù)據(jù)1”作為輸入到移位器。輸出Q64不再循環(huán)，因為下部數(shù)據(jù)選擇器門已禁用。“禁用”是指在較低的NAND門上兩次反轉(zhuǎn)為低電平的邏輯低“模式選擇”阻止其將較低引腳（數(shù)據(jù)2）上的任何信號傳遞至柵極輸出。因此，它被禁用。

上面顯示了CD4517b雙64位移位寄存器。請注意在第16、32和48階段的抽頭。這意味著可以使用64位移位器之一來配置這些長度的移位寄存器。當然，可以將64位移位器級聯(lián)以產(chǎn)生80位，96位，112位或128位移位寄存器。級聯(lián)兩個移位器時，時鐘CLA和CLB需要并聯(lián)。WEB和WEB為正常變速操作接地。

數(shù)據(jù)輸入到移位寄存器A和B是d阿和d乙分別。假設(shè)我們需要一個16位的移位寄存器。可以用CD4517b進行配置嗎？同一部分的64移位寄存器怎么樣？

上面我們顯示了CD4517b，它被連接為B部分的16位移位寄存器。B部分時鐘CLA。數(shù)據(jù)在CLB處計時。然后從Q16B提取延遲了16個時鐘的數(shù)據(jù)。寫入使能WEB接地。上面我們還顯示了與獨立部分A的64位移位寄存器連接的相同CD4517b。對于A部分中的時鐘是CLA。在CL的數(shù)據(jù)進入A。從Q64A拾取延遲了64個時鐘脈沖的數(shù)據(jù)。WEA（A部分的寫使能）已接地。

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