本篇主要介紹ZU+系列MPSoC的外圍接口，針對(duì)每個(gè)接口進(jìn)行概述性介紹，后續(xù)會(huì)針對(duì)個(gè)別接口進(jìn)行詳細(xì)介紹原理圖設(shè)計(jì)和PCB設(shè)計(jì)。

ZU+系列MPSoC的外圍接口主要包括兩部分：PL部分和PS部分。PL內(nèi)部資源視具體型號(hào)而定，PS部分集成兩個(gè)或四個(gè)ARM Cortex-A53 MPCore with CoreSight（具體數(shù)量和性能和具體型號(hào)有關(guān)），以及兩個(gè)ARM Cortex-R5 with CoreSight。

對(duì)外接口主要有以下幾種：

• PL CONFIG&SYSMON；
• PL HP I/O banks；
• PL HD I/O banks；
• PL GTH/GTY Quads；
• PS DDRx；
• PS GTR（包括PCIe V2.0, USB3.0, DP1.2a, GbE, SATA V3.1）；
• PS Config；
• PS I/O(MIO)（PCIe, PMU, CAN 2.0B, I2C, SPI, QSPI, NAND, USB 2.0 ULPI, GEM Ethernet RGMII, SDIO, UART, GPIO, MDIO, SWDT, TTC, TPIU, PJTAG）。

內(nèi)部硬核都是使用第三方的，具體如下：

1、PL端外圍接口

PL端外圍接口包括邏輯部分和GTx部分。邏輯部分包括HP和HD兩種接口，接口數(shù)量根據(jù)具體型號(hào)和封裝不一樣；GTx部分包括GTH和GTY兩種。

HP和HD的接口特性如下：

GTH和GTY接口的特性如下：

2、PS端外圍接口

PS側(cè)的引腳主要分為以下幾類：

• Power
• Clock, reset, and configuration
• JTAG interfaces（參考IEEE Std 1149.1）
• Multiplexed I/O (MIO)
• PS GTR serial channels
• DDR I/O

其對(duì)外接口主要包括GTR、DDR和MIO接口。除了GTR信號(hào)外，所有其他的PS外設(shè)均可通過(guò)EMIO布線到PL端。

2.1、PS端DDR接口

PS端的DDR接口支持DDR3、DDR3L、LPDDR3、DDR4、and LPDDR4。詳細(xì)的參數(shù)和性能參考ZU+的TRM，詳細(xì)的硬件設(shè)計(jì)將在后續(xù)的文章中詳細(xì)講解。

2.2、PS端MIO接口
Zynq UltraScale+具有78個(gè)可配置復(fù)用的MIO，這些MIO可用作將PS內(nèi)的相關(guān)外設(shè)控制器引出，同時(shí)這些控制器均可通過(guò)EMIO引出。

由于MIO都是復(fù)用IO，在進(jìn)行硬件設(shè)計(jì)時(shí)需要特別注意他們之間的互相限制關(guān)系。特別注意：當(dāng)使用PCIe時(shí)，其EndPoint Mode Reset必須接入到MIO29~31, 33~37之間的任意一個(gè)引腳上，不能連接到之外的其他引腳。

2.3、PS端GTR接口
The PS-GTR transceivers provide the only I/O path for the PCIe v2.0, USB3.0, DisplayPort (transmitter only), SGMII, and SATA controllers.

The PCS provides 8B/10B encoding and decoding, elastic buffer, and buffer management logic such as comma detection and byte and word alignment.

The PMA provides one PLL per lane with the ability to share reference clocks, transmitter de-emphasis, receiver continuous time linear equalizer, SSC support, out-of-band signaling, and LFPS/Beacon signaling for USB3.0/PCIe v2.0 designs.

GTR支持以下幾種協(xié)議：

PCIe v2.0 PHY Protocol

• Gen 1 and Gen 2.
• Lane-to-lane deskew for multi-lane PCIe design.
• Beacon signaling.

USB3.0 PHY Protocol

• Integrated RX termination resisters.
• LFPS signaling.

DisplayPort 1.2a PHY Protocol (Transmitter only)

• Reduced bit rate (RBR), 1.62 Gb/s.
• High bit rate (HBR), 2.7 Gb/s.
• HBR2, 5.4 Gb/s.

Gigabit Ethernet SGMII PHY Protocol

PS GEM controller.

SATA v3.1 PHY Protocol

• Generation 1, 1.5 Gb/s.
• Generation 2, 3.0 Gb/s.
• Generation 3, 6.0 Gb/s.
• Out-of-band (OOB) signaling.

2.4、PS端HS-MIO接口
HS-MIO的功能就是復(fù)用高速PS-GTR外圍接口，最大支持4個(gè)通道。

以上就是針對(duì)ZU+系列MPSoC的外圍接口介紹。

編輯：hfy