在FPGA開(kāi)發(fā)板設(shè)計(jì)時(shí)，為任何基于SERDES的協(xié)議選擇一個(gè)參考時(shí)鐘源都是非常具有挑戰(zhàn)性的。器件成本、通過(guò)耦合高速信號(hào)使得噪聲最小化、超低抖動(dòng)要求、由于信號(hào)長(zhǎng)度匹配的要求而對(duì)走線的限制、考慮周全的電源供電設(shè)計(jì)（包括噪聲的考慮、元件布局上的限制、信號(hào)布線的要求和電源去耦）以及測(cè)試/生產(chǎn)要求，這些都必須考慮到并對(duì)各個(gè)因素的利弊進(jìn)行權(quán)衡分析。

為滿足目前的56GPAM-4SerDes技術(shù)，以支持更高帶寬的100G+以太網(wǎng)和光網(wǎng)絡(luò)設(shè)計(jì)。硬件開(kāi)發(fā)人員通常需要100fs（典型值）以下RMS相位抖動(dòng)規(guī)范的時(shí)鐘。這些設(shè)計(jì)通常需要與CPU和系統(tǒng)時(shí)鐘等其他頻率時(shí)鐘混用。

在選取參考時(shí)鐘參考源時(shí)，必須選取超低抖動(dòng)的時(shí)鐘芯片以滿足互聯(lián)網(wǎng)基礎(chǔ)設(shè)施的嚴(yán)格規(guī)范和高性能要求，同時(shí)也要考慮各種時(shí)鐘應(yīng)用的成本和復(fù)雜性。

針對(duì)56G/112G的Serdes接口，目前市場(chǎng)上知名度大的是Silicon發(fā)布的Si539x系列時(shí)鐘，它能夠從任意頻率輸入時(shí)鐘產(chǎn)生任意頻率輸出時(shí)鐘組合，同時(shí)提供業(yè)界領(lǐng)先的抖動(dòng)性能（90fsRMS相位抖動(dòng)），其中Si5395/4/2P級(jí)時(shí)鐘器件為56G/112GSerDes時(shí)鐘應(yīng)用提供了最佳的抖動(dòng)性能（69fsRMS典型相位抖動(dòng)）。

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