傳統(tǒng)的流程將驗證留給實驗室樣機測試，或發(fā)生在設(shè)計的最后階段。然而在后期階段才對設(shè)計進行整改將明顯浪費成本和時間并且也沒有辦法對問題產(chǎn)生的原因進行根本性分析，或者尋找解決問題的方案。 這也讓傳統(tǒng)的仿真驗證成為了電子電路設(shè)計項目開發(fā)過程中的一個難以突破的瓶頸。加速評審的唯一選擇就是減少每個設(shè)計驗證的覆蓋率和次數(shù)。

重新設(shè)計造成的成本隱藏在產(chǎn)品的整個生命周期之中，據(jù)Lifecycle Insights的報告顯示，平均每個項目會有2.9次的設(shè)計重制， 而平均每次設(shè)計重制，將會造成8.5天的項目延期，直接導(dǎo)致約44000美金的成本損失。除了這些確定的損失，產(chǎn)品生命周期中包含的潛在成本，例如后期的維護費用、品牌聲譽、問題管理費用等等，都可能給整個項目開發(fā)的累積更高的成本。而導(dǎo)致重新設(shè)計的原因主要是：對設(shè)計仿真分析覆蓋度不足，以及在人工評審時疏忽遺漏造成的。

那么如何優(yōu)化設(shè)計流程？設(shè)計工程師需要在將設(shè)計交付給分析專家之前進行多次的“內(nèi)循環(huán)”，通過為分析專家“減負”來提高驗證的吞吐量。在整個工程項目中，讓仿真驗證來驅(qū)動設(shè)計的更迭，而不是僅僅通過經(jīng)驗。

在傳統(tǒng)的驗證流程中，大多數(shù)公司僅對那些有明確目標(biāo)的部分進行驗證，比如 DDR 總線、部分 SerDes 差分線，重要芯片的PDN 阻抗等。但將仿真局限在這些范圍中會讓許多同樣重要的問題被忽略，復(fù)雜設(shè)計中上千根的通用信號、電源網(wǎng)絡(luò)爬電效應(yīng)、PDN信號回路形成的天線效應(yīng)等都是傳統(tǒng)的仿真流程所不能覆蓋的。

Siemens EDA 推薦使用混合驗證流程解決仿真覆蓋度和仿真效率的問題。通過自動化的手段將驗證的工作拆分成多個部分，分別由團隊中不同的工程師處理。通過自動化的平臺，工程師將能夠通過標(biāo)準化的流程在設(shè)計過程中對項目進行高覆蓋度、快速、多次迭代的仿真或驗證，同時不會引入過多的學(xué)習(xí)成本。

如何從根本上優(yōu)化仿真驗證的流程，是系統(tǒng)設(shè)計者的一大挑戰(zhàn)。

責(zé)任編輯：xj

原文標(biāo)題：如何優(yōu)化驗證的設(shè)計流程，減少設(shè)計驗證的覆蓋率和次數(shù)？

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