模塊是Verilog 的基本描述單位，用于描述某個(gè)設(shè)計(jì)的功能或結(jié)構(gòu)及其與其他模塊通信的外部端口。一個(gè)設(shè)計(jì)的結(jié)構(gòu)可使用開(kāi)關(guān)級(jí)原語(yǔ)、門級(jí)原語(yǔ)和用戶定義的原語(yǔ)方式描述; 設(shè)計(jì)的數(shù)據(jù)流行為使用連續(xù)賦值語(yǔ)句進(jìn)行描述; 時(shí)序行為使用過(guò)程結(jié)構(gòu)描述。一個(gè)模塊可以在另一個(gè)模塊中使用。

一個(gè)模塊的基本語(yǔ)法如下：

說(shuō)明部分用于定義不同的項(xiàng)，例如模塊描述中使用的寄存器和參數(shù)。語(yǔ)句定義設(shè)計(jì)的功能和結(jié)構(gòu)。說(shuō)明部分和語(yǔ)句可以散布在模塊中的任何地方；但是變量、寄存器、線網(wǎng)和參數(shù)等的說(shuō)明部分必須在使用前出現(xiàn)。為了使模塊描述清晰和具有良好的可讀性， 最好將所有的說(shuō)明部分放在語(yǔ)句前。本書中的所有實(shí)例都遵守這一規(guī)范。

圖2 - 1為建模一個(gè)半加器電路的模塊的簡(jiǎn)單實(shí)例。

模塊的名字是H a l f A d d e r。模塊有4個(gè)端口： 兩個(gè)輸入端口A和B，兩個(gè)輸出端口S u m和C a rry。由于沒(méi)有定義端口的位數(shù)， 所有端口大小都為1位；同時(shí)， 由于沒(méi)有各端口的數(shù)據(jù)類型說(shuō)明， 這四個(gè)端口都是線網(wǎng)數(shù)據(jù)類型。模塊包含兩條描述半加器數(shù)據(jù)流行為的連續(xù)賦值語(yǔ)句。從這種意義上講，這些語(yǔ)句在模塊中出現(xiàn)的順序無(wú)關(guān)緊要，這些語(yǔ)句是并發(fā)的。每條語(yǔ)句的執(zhí)行順序依賴于發(fā)生在變量A和B上的事件。

在模塊中，可用下述方式描述一個(gè)設(shè)計(jì)：

1） 數(shù)據(jù)流方式;

2） 行為方式;

3） 結(jié)構(gòu)方式;

4） 上述描述方式的混合。

原文標(biāo)題：Verilog HDL硬件描述語(yǔ)言-模塊

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