探索異構平臺的設計方法和概念

賽靈思 Versal ACAP 硬件、IP 和平臺開發(fā)方法論是旨在幫助精簡 Versal 器件設計進程的一整套最佳實踐。Versal ACAP從設計之初即采用正確方法并盡早關注設計目標（包括 IP 選擇和配置、塊連接、RTL、時鐘、I/O 接口和 PCB 管腳分配）至關重要。在每個設計階段中正確定義和驗證設計有助于減少后續(xù)實現(xiàn)階段的時序收斂、性能收斂和功耗問題。

鑒于設計的規(guī)模與復雜性，因此必須通過執(zhí)行特定步驟與設計任務才能確保設計每個階段都能成功完成。本指南基于最佳時間對操作步驟進行了規(guī)范，幫助開發(fā)者以盡可能最快且最高效的方式實現(xiàn)期望的設計目標。

使用 Vivado Design Suite 創(chuàng)建設計

Versal ACAP支持包括Vivado IP intergrator、Vitis HLS、RTL等方式創(chuàng)建設計。

Vivado IP integrator 支持使用 SmartConnect IP 和 NoC 將多個 IP 連接在一起以創(chuàng)建塊設計 （.bd） 或 IP 子系統(tǒng)。通過使用 IP integrator，即可將 IP 拖放到設計畫布上，以單一線路連接 AXI 接口，設置端口和接口端口布局以將 IP 子 系統(tǒng)連接到頂層設計。這些 IP 塊設計還可作為源設計加以封裝 并在其它設計中復用。

本指南中詳細介紹了開發(fā)者通過以上方式創(chuàng)建設計的基本流程和注意事項。

如何完美適配 Vitis 環(huán)境？

平臺是設計的起點，Vitis 統(tǒng)一軟件平臺憑借“打破軟硬件語言壁壘，提升開發(fā)效率”的優(yōu)勢，廣受開發(fā)者青睞。本指南對如何適配 Vitis 環(huán)境提供了詳細的指導。

獲取基礎平臺源代碼

同時，如果開發(fā)者希望從頭開始創(chuàng)建自定義 Vitis 嵌入式平臺，本指南亦提供了詳細的指導。

編輯：lyn