芯片前端工程中，測(cè)試驗(yàn)證的核心理念：以提高覆蓋率為核心。設(shè)計(jì)工程師需要關(guān)心的主要有行覆蓋率（Block），條件覆蓋率（Expression），翻轉(zhuǎn)覆蓋率（Toggle），狀態(tài)機(jī)覆蓋率。本文從ASIC設(shè)計(jì)的角度上來(lái)討論，如何寫(xiě)出高覆蓋率的Verilog代碼。assign慎用按位運(yùn)算邏輯，& ｜ ^ ^~和三目運(yùn)算符，慎用。使用這樣的描述方式本身功能并沒(méi)有什么問(wèn)題，而且寫(xiě)起來(lái)很爽，但是在很多情況下覆蓋率是真的不好收。

assign mult_a［3:0］ = （{4{mult0_vld}} & mult_a0） | （{4{mult1_vld}} & mult_a1） | （{4{mult2_vld}} & mult_a2）

用或門(mén)和與門(mén)實(shí)現(xiàn)的一個(gè)選擇器的功能，前提是vld不能同時(shí)有效，相對(duì)于下面第二種寫(xiě)法可能會(huì)節(jié)省一點(diǎn)門(mén)。但是問(wèn)題我們?cè)谑占疎xpression時(shí)需要分析每一個(gè)條件是否跑到0/1，上面一共有六個(gè)信號(hào)，所以0、1隨機(jī)組合的情況就有2的6次方種，mult_a0作為數(shù)據(jù)端，如果沒(méi)有出現(xiàn)過(guò)全0的情況，通過(guò)定向case可以覆蓋到，但如果是參數(shù)作為選擇器的輸入端，那么參數(shù)本身就是有永遠(yuǎn)不為0的情況，定向case也無(wú)法通過(guò)。

所以這個(gè)時(shí)候就只能把它waive（放棄）/exclude（排除）掉，并解釋原因。如果只有幾條這樣的寫(xiě)法還好，如果有成百上千條，那么就需要重復(fù)上面的操作上千次。單純的體力活，沒(méi)有任何技術(shù)含量。但是直接換一種寫(xiě)法。

always @（*）begin if（mult0_vld） mult_a［3:0］ = mult_a0; else if（mult1_vld） mult_a［3:0］ = mult_a1; else // if（mult2_vld） mult_a［3:0］ = mult_a2;end

這樣寫(xiě)覆蓋率只會(huì)檢查行覆蓋率，基本上哪一行沒(méi)跑到一目了然，也并不需要多余的體力勞動(dòng)。代碼可讀性也很高。第二種可能會(huì)消耗更多的邏輯，但是對(duì)于整體的系統(tǒng)而言，也是不值一提的。換句話(huà)說(shuō)，扣這一毛兩毛的，要抓大頭。if-else括號(hào)中的條件不要太多

always @（*）begin if（data_vld && mode_sel && enable_flag && （data_num［3:0］ 》 4‘d7） && （ram_addr［4:0］ 》 4’d15） && 。。。）end else 。。。

當(dāng)然最開(kāi)始的時(shí)候肯定不是這樣的設(shè)計(jì)，造成如此冗長(zhǎng)的邏輯，大概率是后期調(diào)試打的補(bǔ)丁，可以把一些條件拿出來(lái)專(zhuān)門(mén)做一個(gè)信號(hào)，會(huì)讓條件覆蓋率分析容易很多，不然這么長(zhǎng)的選擇，真不是給人看的。cur_state不可能同時(shí)出現(xiàn)在兩個(gè)狀態(tài)上在控制上用狀態(tài)機(jī)中，假如有這樣的邏輯。

assign enable = （（cur_state ！= STATE_A） && （next_state == STATE_A）） || （（cur_state ！= STATE_B） && （next_state == STATE_B））

這樣的寫(xiě)法目的是在狀態(tài)跳轉(zhuǎn)時(shí)產(chǎn)生一個(gè)脈沖信號(hào)，不過(guò)在條件覆蓋率中會(huì)檢查這兩個(gè)選擇條件，cur_state ！= STATE_A為0與cur_state ！= STATE_B為0同時(shí)滿(mǎn)足的情況。仔細(xì)想一下，cur_state ！= STATE_A為0就代表cur_state現(xiàn)在就是STATE_A狀態(tài)，cur_state ！= STATE_B為0就是代表cur_state現(xiàn)在就是STATE_B狀態(tài)，那么，cur_state怎么可能同時(shí)為兩個(gè)狀態(tài)呢。這樣的情況要么就拆開(kāi)寫(xiě)要么就別寫(xiě)。case語(yǔ)句的default分支考慮周全

always @（*）begin case（in［1:0］） 2‘d0 ： data［1:0］ = 2’d0; 2‘d1 ： data［1:0］ = 2’d1; 2‘d2 ： data［1:0］ = 2’d2; default ： data［1:0］ = 2‘d3; endcase end

case語(yǔ)句不寫(xiě)default分支會(huì)產(chǎn)生鎖存器，如果case中的所有情況都達(dá)到，就可以不用寫(xiě)default分支，但在ASIC設(shè)計(jì)中可能工具會(huì)報(bào)lint，所以這樣的寫(xiě)法是最完美的。這樣的寫(xiě)法對(duì)于in這個(gè)變量如果有規(guī)定取值范圍，哪一個(gè)值沒(méi)取到也一目了然。教科書(shū)式的反面教材

always @（*）begin if（start） cnt 《= ’d0; else if（（（para == 3） && （cnt ！= 3）） || （（para == 4） && （cnt ！= 7）） || （（para == 5） && （cnt ！= 15）） || （（para == 6） && （cnt ！= 31））） cnt 《= cnt + 1‘d1;。。.end

這樣的寫(xiě)法我愿稱(chēng)之為教科書(shū)式的反面教材。首先，計(jì)數(shù)器的常規(guī)套路是給一個(gè)使能進(jìn)行計(jì)數(shù)，記到一個(gè)值然后給清零，上面這樣的寫(xiě)法是直接給一個(gè)使能信號(hào)清零，然后用未記到想要的最大值來(lái)做使能。第二點(diǎn)是，這樣的寫(xiě)法和上面cur_state同時(shí)出現(xiàn)在兩個(gè)狀態(tài)上，是一樣的。else if里面的條件進(jìn)行條件覆蓋率檢查，會(huì)出現(xiàn)cnt ！= 3 cnt ！= 7 cnt ！= 15 cnt ！= 31 兩兩之間或者及以上同時(shí)為0的隨機(jī)組合，那么cnt一個(gè)時(shí)刻只能是一個(gè)值，必不可能滿(mǎn)足同時(shí)等于多個(gè)值的情況。參數(shù)的取值范圍一個(gè)參數(shù)的取值范圍是0，1，2三個(gè)值，你做了一個(gè)這樣的vld

assign data_vld = （param == 0） || （param == 1） || （param == 2）;

條件覆蓋率檢查會(huì)出現(xiàn)，上面三個(gè)條件都為0的情況，但是這個(gè)參數(shù)配置只有這三個(gè)值，不可能去其他值，也是一個(gè)典型的情況。換一種寫(xiě)法。最后很多的代碼寫(xiě)法，工具有smart exclude也會(huì)自動(dòng)waive一些分支，不過(guò)工具也沒(méi)那么smart，還是需要自己在編碼的時(shí)候注意，盡量避免很多體力活。評(píng)論區(qū)支持互動(dòng)回復(fù)蓋樓了，關(guān)于這個(gè)問(wèn)題你還有什么想法，歡迎評(píng)論區(qū)留言交流。

編輯：jq