什么是模擬IC設(shè)計(jì)？

在本文中，我們將高層次地了解模擬集成電路的設(shè)計(jì)過(guò)程。

1模擬ICVS數(shù)字IC

首先模擬IC設(shè)計(jì)與數(shù)字IC設(shè)計(jì)上有很大的不同。數(shù)字IC的設(shè)計(jì)大多是在抽象的層次上完成的，這些層次的系統(tǒng)和過(guò)程決定了門(mén)/晶體管級(jí)的布局和走線的細(xì)節(jié)，而模擬IC的設(shè)計(jì)通常涉及到每個(gè)電路更多的個(gè)性化焦點(diǎn)，甚至是每個(gè)晶體管的尺寸和細(xì)節(jié)。

此外，許多制造工藝主要是針對(duì)具有模擬功能的數(shù)字IC開(kāi)發(fā)的，這就要求模擬IC設(shè)計(jì)人員應(yīng)對(duì)工藝限制和更適合數(shù)字IC的功能進(jìn)行工作。

1設(shè)計(jì)規(guī)格

模擬設(shè)計(jì)團(tuán)隊(duì)通常從一組規(guī)格和特性開(kāi)始，就像數(shù)字集成電路設(shè)計(jì)一樣。從那里，各種功能的功能模型被用來(lái)進(jìn)一步縮小約束，并導(dǎo)致關(guān)于設(shè)備大小、類型和其他過(guò)程特性的決策。這可能包括晶體管的選擇，高層次的布局規(guī)劃，包括電感和電容技術(shù)，以及 IC 和子電路的期望值。

體系結(jié)構(gòu)硬件描述語(yǔ)言(AHDL) ，如 VHDL-AMS，用于在高層進(jìn)行仿真，并確定子塊的約束。在這個(gè)階段也可以開(kāi)發(fā)一個(gè)測(cè)試臺(tái)，這個(gè)測(cè)試臺(tái)后來(lái)用于仿真，盡管模擬設(shè)計(jì)人員也經(jīng)常為他們的子電路設(shè)計(jì)開(kāi)發(fā)測(cè)試臺(tái)。

2分電路設(shè)計(jì)，物理布局和模擬

有了這些細(xì)節(jié)，并根據(jù)模擬電路的復(fù)雜性，模擬設(shè)計(jì)團(tuán)隊(duì)通常將子電路設(shè)計(jì)分配給個(gè)人。理想化的宏觀測(cè)量進(jìn)一步確定子電路的約束條件和性能期望。

接下來(lái)，這些宏示意圖被分解為示意圖與電路元件模型從鑄造過(guò)程。對(duì)這些電路進(jìn)行了仿真和優(yōu)化，然后開(kāi)始物理布局過(guò)程。布局和路由之后的設(shè)計(jì)規(guī)則檢查(DRC)和電路佈局驗(yàn)證是在寄生提取和布局后仿真之前完成的。

版圖后仿真可能會(huì)揭示設(shè)計(jì)中的缺陷，需要一個(gè)迭代的重新設(shè)計(jì)、版圖設(shè)計(jì)和仿真過(guò)程，以滿足最終的設(shè)計(jì)目標(biāo)，并提交芯片進(jìn)行輸出。在整個(gè)芯片布局和仿真之前，子電路也可能經(jīng)歷它們自己的設(shè)計(jì)、布局和仿真過(guò)程，不過(guò)這兩種方法都可能導(dǎo)致需要在tape-out之前重新設(shè)計(jì)電路。

Cadence 模擬設(shè)計(jì)環(huán)境的波形窗口實(shí)例