盡管過去十年人們擔(dān)心摩爾定律最終走到了盡頭，但微電子行業(yè)通過持續(xù)創(chuàng)新和創(chuàng)造力繼續(xù)適應(yīng)了新的物理限制和產(chǎn)品要求。這種創(chuàng)造力的主要部分已用于開發(fā)模擬、RF和混合信號模塊而作為可嵌入的IP(圖1)。

圖1：此框圖突出顯示了多媒體SoC設(shè)計。(圖片來源：P2F Semi)

現(xiàn)在可供選擇的模擬/射頻/混合信號IP既廣泛又深入。人們可以在以下主要類別中找到大量7nm(在某些情況下甚至是5nm)的硬件模塊：

• PLL和DLL：提供各種速度、抖動和功率規(guī)格；
  
• DAC和ADC：提供8位至24位分辨率，以及高達(dá)300MSPS的采樣率；
  
• PHY和SerDes：針對廣泛的市場選擇，例如無線(Wi-Fi和5G)、網(wǎng)絡(luò)(LAN、WAN和外存)、計算(USB、PCIe、MIPI)和內(nèi)存(DDR，包括G和LP兩個版本，以及HBM等)；
  
• 可將較小的元器件組裝成個性化的模擬前端(AFE)、電源管理功能和RF模塊。
  

業(yè)界已實(shí)現(xiàn)源源不斷的工藝技術(shù)進(jìn)步，從而對更多門數(shù)、更低功耗、更高性能和更多功能等永無止境的需求提供支持。這包括三阱隔離、絕緣硅、P+保護(hù)環(huán)、FinFET和溝槽隔離。許多這些特性促成了我們今天看到的模擬、RF和混合信號IP的激增。這些襯底的添加還降低了設(shè)計人員在超深亞微米領(lǐng)域所面臨的一些復(fù)雜問題的嚴(yán)重程度——例如隱藏在壓擺率中的模擬噪聲源、阻抗匹配和端接復(fù)雜性，以及支持巨大帶寬的電路。

然而，在面對16nm及以下SoC設(shè)計中與模擬電路并排放置的大量門數(shù)時，即使是新穎的工藝改進(jìn)也無法實(shí)現(xiàn)。事實(shí)上，靠近模擬/射頻宏的大型高性能數(shù)字模塊所帶來的信號完整性和電源完整性挑戰(zhàn)，正從芯片擴(kuò)展到封裝和PCB，兩者都在努力跟上硅片技術(shù)的進(jìn)步。SoC設(shè)計人員越來越發(fā)現(xiàn)他們不得不將其工作范圍擴(kuò)展到這兩個其他領(lǐng)域，從而確保其芯片設(shè)計能夠按預(yù)期運(yùn)行。

這一由多個部分組成的系列文章，探討了嵌入式模擬和RF IP核如何對芯片、封裝和PCB功能產(chǎn)生負(fù)面影響——其影響多種多樣。我們還將討論在所有三個層面上可以采取哪些措施來防止這些問題，以及這些解決方案如何相互促進(jìn)。

硅片實(shí)踐

在過去的二十年里，為模擬和數(shù)字電路設(shè)計創(chuàng)建統(tǒng)一工具和方法流程的嘗試，迄今已被證明是徒勞的。然而，模擬流程的基本輪廓卻獲得普遍同意，如圖2所示。

圖2：此圖顯示了基本的模擬設(shè)計流程。(圖片來源：P2F Semi)

盡管流程可能看起來相當(dāng)簡單，但問題在于細(xì)節(jié)。

模擬電路對電路的布局和布線方式非常敏感。走線和過孔間距、差分信號和額外地引腳等設(shè)計規(guī)則，有助于避免或至少減少導(dǎo)致EMI問題的襯底耦合和鄰近效應(yīng)。這就是為什么設(shè)計規(guī)則檢查(DRC)是版圖后物理驗(yàn)證工作的一部分。版圖與原理圖一致性檢查(LVS)也是驗(yàn)證預(yù)期連接性的相同步驟的一部分。

寄生提取會直接影響潛在耦合源的識別，寄生的反向注釋通常會導(dǎo)致原理圖和版圖發(fā)生更改。不幸的是，這會影響時序、動態(tài)范圍、負(fù)載、增益和功率，并產(chǎn)生一組全新的寄生效應(yīng)。因此，返回到設(shè)計流程開始這樣的迭代循環(huán)是一種悲劇性的必然，這就是為什么模擬設(shè)計被認(rèn)為更像是一門技術(shù)而不是一門科學(xué)。

模擬模塊的集成

因此，將生成的模擬模塊集成到整個ASIC/SoC設(shè)計中會帶來一系列全新的問題。對于數(shù)字和模擬兩種電路模塊，芯片布局規(guī)劃都將受到每個模塊的最佳位置、引腳布局、I/O位置、關(guān)鍵路徑、電源和信號分布，以及芯片尺寸及其縱橫比的約束。模擬IP對這些問題中的大多數(shù)都特別敏感，而模擬模塊也是硬MAC，這就使上述所有問題變得復(fù)雜。

一旦放置了芯片模塊，無論是模擬還是數(shù)字，最佳布線實(shí)踐都包括首先實(shí)現(xiàn)所有關(guān)鍵路徑。但是，當(dāng)涉及非關(guān)鍵路徑時，模擬信號應(yīng)優(yōu)先。此外，無論給定的模擬信號是否重要，所有模擬布線都需要在匹配寄生、最小化耦合效應(yīng)和避免過度的IR壓降方面進(jìn)行特殊考慮。這是通過對模擬信號布線采用各種屏蔽技術(shù)、保持走線短、通過最直接的路線設(shè)置返回信號路徑，以及使用差分信號等來實(shí)現(xiàn)的。

除了上述在片上集成模擬內(nèi)容的廣泛方法之外，不同類別的模擬電路也可能需要特別注意。DAC和ADC就是一個很好的例子。

使用DAC或ADC時，除了其分辨率和采樣率外，還需要考慮其他一些設(shè)計注意事項，即其指定的信噪比(SNR)、有效位數(shù)(ENOB)額定值和功耗。遵循奈奎斯特采樣定理(該定理指出，使模擬信號獲得充分?jǐn)?shù)字再現(xiàn)，需要以2倍以上的模擬fmax進(jìn)行采樣)可能本身會給非常高性能的應(yīng)用帶來帶寬、功率和位同步上的挑戰(zhàn)。

從采樣的角度來看，無線尤其成問題，而音頻則通常對分辨率的要求最高。這就是ENOB等參數(shù)具有特別意義的地方。無論給定DAC或ADC所標(biāo)榜的分辨率是多少，迫使此類模塊超過其ENOB都會使其SNR性能下降，并有可能對模塊的真正實(shí)用性產(chǎn)生重大影響。

最重要的是，將模擬模塊設(shè)計和集成到SoC或ASIC的環(huán)境中，根本不會像芯片的數(shù)字部分那樣“干凈”并且其工程工作可預(yù)測。經(jīng)驗(yàn)、靈活性和適應(yīng)性是成功的決定性因素。

傳統(tǒng)上，芯片設(shè)計團(tuán)隊認(rèn)為，在將數(shù)字和模擬/RF/混合信號模塊正確集成到SoC設(shè)計中所需關(guān)心的事情不外乎這些。但正如我們將在本系列即將發(fā)布的文章中所說明的那樣，情況不再如此。SoC設(shè)計工作的規(guī)模正在不斷擴(kuò)大，因此設(shè)計團(tuán)隊需要大幅提高其技能和實(shí)踐才能在這個變革時期生存下來。

文章來源：ednchina Kedar Patankar

編輯：ymf