亞穩(wěn)態(tài)的概念

亞穩(wěn)態(tài)是指觸發(fā)器無法在某個規(guī)定時間段內(nèi)達到一個可確認的狀態(tài)。當一個觸發(fā)器進入亞穩(wěn)態(tài)引時，既無法預測該單元的輸出電平，也無法預測何時輸出才能穩(wěn)定在某個正確的電平上。在這個穩(wěn)定期間，觸發(fā)器輸出一些中間級電平，或者可能處于振蕩狀態(tài)，并且這種無用的輸出電平可以沿信號通道上的各個觸發(fā)器級聯(lián)式傳播下去。

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亞穩(wěn)態(tài)產(chǎn)生原因

在同步系統(tǒng)中，觸發(fā)器的建立/保持時間不滿足，就可能產(chǎn)生亞穩(wěn)態(tài)。當信號在異步時鐘域或者不相關(guān)電路間傳輸時，往往導致亞穩(wěn)態(tài)的產(chǎn)生。系統(tǒng)中有異步元件時，設計的電路要減少亞穩(wěn)態(tài)導致錯誤的產(chǎn)生，其次要使系統(tǒng)對產(chǎn)生的錯誤不敏感。

異步時鐘域轉(zhuǎn)換的核心就是保證下級時鐘對上級時鐘數(shù)據(jù)采樣的 Setup 和 Hold 時間。如果觸發(fā)器的 Setup 和 Hold 時間不滿足，就可能產(chǎn)生亞穩(wěn)態(tài)，此時觸發(fā)器輸出端 Q 在有效時鐘沿之后比較長的一段時間內(nèi)處于不確定的狀態(tài)。

在這段時間內(nèi) Q 端產(chǎn)生毛刺并不斷振蕩，最終固定在某一電壓值，此電壓值并不一定等于原來數(shù)據(jù)輸入端 D 的數(shù)值，這段時間成為決斷時間（Resolution time）。經(jīng)過 Resolution time 之后 Q 端將穩(wěn)定到 0 或 1 上，但是究竟是0 或 1，這是隨機的，與輸入沒有必然的聯(lián)系，如下圖所示：

亞穩(wěn)態(tài)的危害

亞穩(wěn)態(tài)的危害主要體現(xiàn)在破壞系統(tǒng)的穩(wěn)定性。由于輸出在穩(wěn)定下來之前可能是毛刺，振蕩或固定的某一電壓值，因此亞穩(wěn)態(tài)將導致邏輯誤判，嚴重情況下輸出 0 ~1 之間的中間電壓值還會使下一級產(chǎn)生亞穩(wěn)態(tài)，即導致亞穩(wěn)態(tài)傳播。邏輯誤判導致功能性錯誤，而亞穩(wěn)態(tài)的傳播則擴大了故障面。

另外，在亞穩(wěn)態(tài)狀態(tài)下，任何諸如環(huán)境噪聲、電源干擾等細微擾動豆?jié){導致更惡劣的狀態(tài)不穩(wěn)定，這是這個系統(tǒng)的傳輸延遲增大，狀態(tài)輸出錯誤，在某些情況下甚至會使寄存器在兩個有效判定門限（VoL、VoH）之間長時間振蕩。

降低亞穩(wěn)態(tài)發(fā)生概率的方法

只要系統(tǒng)中有異步元件，亞穩(wěn)態(tài)就無法避免，因此設計的電路首先要減少亞穩(wěn)態(tài)導致的錯誤，其次要使系統(tǒng)對產(chǎn)生的錯誤不敏感。前者要靠同步設計來實現(xiàn)，而后者根據(jù)不同的設計應用有不同的處理辦法。

使用兩級寄存器采樣可以有效地減少亞穩(wěn)態(tài)繼續(xù)傳播的概率。如下圖所示，左邊為異步輸入端，經(jīng)過兩級觸發(fā)器采樣，在右邊的輸出與 bclk 同步，而且該輸出基本不存在亞穩(wěn)態(tài)。其原理是及時第一個觸發(fā)器的輸出端存在亞穩(wěn)態(tài)。

經(jīng)過一個 Clk 周期后，第二個觸發(fā)器 D 端的電平仍未穩(wěn)定的概率非常小，因此第二個觸發(fā)器 Q 端基本不會產(chǎn)生亞穩(wěn)態(tài)。理論上如果再添加一級寄存器，使同步采樣達到 3 級，則末級輸出為亞穩(wěn)態(tài)的概率幾乎為 0 。

用上圖所示的兩級寄存器采樣僅能降低亞穩(wěn)態(tài)的概率，并不能保證第二級輸出的電平就是正確電平。前面說過經(jīng)過 Resolution time 之后寄存器輸出的電平是一個不確定的穩(wěn)定值，也就是說這種處理方法并不能排除采樣錯誤的產(chǎn)生，這時要求所設計的系統(tǒng)對采樣錯誤有一定的容忍度。

有些應用本身就對采樣錯誤不敏感，如一幀圖像編碼，一段語音編碼等；而有些系統(tǒng)對錯誤采樣比較敏感，這類由于亞穩(wěn)態(tài)造成的采樣是一些突發(fā)的錯誤，所以可以采用一些糾錯編碼手段完成錯誤的糾正。

編輯：jq