硬件開(kāi)源編程利器MyHDL簡(jiǎn)介

Verilog缺點(diǎn)

自從1995年Verilog HDL 1364-1995標(biāo)準(zhǔn)發(fā)布至今已經(jīng)20多年了，說(shuō)他經(jīng)久不衰并不恰當(dāng)，主要是沒(méi)有新的語(yǔ)言可以替代，現(xiàn)今數(shù)字電路高速發(fā)展，Verilog的一些缺點(diǎn)暴露的越來(lái)越多，下面總結(jié)一下：

借用知乎上“馬車(chē)”的觀點(diǎn)：

例化不方便：有人會(huì)說(shuō)，有輔助插件幫你完成 (確實(shí)有很多好的插件，emacs verilog-mode , vim 的autoinst) 即便這樣，但是對(duì)帶參數(shù)的模塊例化, 一對(duì)多例化同樣需要手動(dòng)處理，非常不方便

大量的重復(fù)聲明：無(wú)休止的變量聲明，無(wú)休止的位寬聲明，容易出錯(cuò), 作為一門(mén)上古時(shí)期的語(yǔ)言，對(duì)編譯器不能要求太高

函數(shù)不能帶參數(shù)：verilog中函數(shù)的使用只能是零零星星，哪怕是一個(gè)位寬的變化都要重寫(xiě)函數(shù), 作為一門(mén)語(yǔ)言函數(shù)不能廣泛使用，實(shí)為雞肋

參數(shù)化實(shí)在是笨：雖然支持參數(shù)化，parameter 也只能做一些簡(jiǎn)單的加減左移操作, 沒(méi)有基本math包。利用宏做參數(shù)化，對(duì)于變量比較多的設(shè)計(jì)，非常復(fù)雜，并且也不好維護(hù)

錯(cuò)誤檢測(cè)很弱：編譯工具對(duì)錯(cuò)誤的處理比較保守, 這種保守可能也源于語(yǔ)言本身，以及編譯器的能力不及。

以下問(wèn)題需要工程師自己處理

位寬不匹配

input/output端口寫(xiě)反

飽和截位弄錯(cuò)

跨時(shí)鐘域問(wèn)題鎖存器檢查組合邏輯環(huán)自己查....

基于前仿的編譯，會(huì)遺漏大量的錯(cuò)誤，必須要Lint, 綜合檢查, 費(fèi)時(shí)費(fèi)力又費(fèi)錢(qián)。

重構(gòu)、增減信號(hào),Bist/DFT邏輯插入麻煩

需要手動(dòng)處理, 編寫(xiě)腳本, 即便是腳本也不通用

（內(nèi)容來(lái)源：https://www.zhihu.com/question/440688150 作者：溫戈 公眾號(hào)：OpenIC）

基于以上各種各樣的缺點(diǎn)，一些基于Verilog語(yǔ)言的第三方語(yǔ)言（本質(zhì)仍然是HDL）陸續(xù)出現(xiàn)，像SpinalHDL，Chisel和本文的主角MyHDL都是這類(lèi)語(yǔ)言，關(guān)于SpinalHDL，Chisel請(qǐng)查看（https://www.zhihu.com/question/440688150）

MyHDL介紹

你能想象有一天能用Python編寫(xiě)“硬件”嗎？

（本系列基于MyHDL 0.10.0 版 on Python3）

譯自 http://docs.myhdl.org/en/stable/manual/intro.html

MyHDL項(xiàng)目的目標(biāo)是通過(guò)python語(yǔ)言的優(yōu)雅和簡(jiǎn)潔性來(lái)增強(qiáng)硬件設(shè)計(jì)者的能力。

MyHDL是一種免費(fèi)、開(kāi)源的軟件包，用于使用python作為硬件描述和驗(yàn)證語(yǔ)言。python是一種非常高級(jí)的語(yǔ)言，硬件設(shè)計(jì)者可以利用它的全部力量來(lái)建模和仿真他們的設(shè)計(jì)。此外，可以將設(shè)計(jì)轉(zhuǎn)換為verilog或vhdl語(yǔ)言。這提供了一個(gè)融入傳統(tǒng)設(shè)計(jì)流程的切入口。

建模

python的強(qiáng)大和清晰性使MyHDL成為高層次建模的理想解決方案。python以為復(fù)雜建模問(wèn)題提供優(yōu)雅解決方案而聞名。此外，python對(duì)于快速應(yīng)用程序開(kāi)發(fā)和試驗(yàn)是非常優(yōu)秀的。

MyHDL背后的關(guān)鍵思想是使用python生成器來(lái)建模硬件并發(fā)性。生成器最好被描述為可（從暫停狀態(tài)中）恢復(fù)函數(shù)。MyHDL生成器類(lèi)似于verilog的always塊和vhdl中的過(guò)程。

一個(gè)硬件模塊(MyHDL術(shù)語(yǔ)中的塊)建模為返回生成器的函數(shù)。這種方法使支持諸如任意層次結(jié)構(gòu)、命名端口關(guān)聯(lián)、實(shí)例數(shù)組和條件實(shí)例化等特性變得簡(jiǎn)單明了。此外，MyHDL提供了實(shí)現(xiàn)傳統(tǒng)硬件描述概念的類(lèi)。它提供了一個(gè)信號(hào)類(lèi)來(lái)支持生成器之間的通信、支持面向位操作的類(lèi)以及枚舉類(lèi)型類(lèi)。

仿真與驗(yàn)證

內(nèi)置仿真器運(yùn)行在python解釋器的頂部。它支持通過(guò)觀看波形來(lái)跟蹤vcd文件中的信號(hào)變化。

使用MyHDL，python單元測(cè)試框架可以用于硬件設(shè)計(jì)。雖然單元測(cè)試是一種流行的現(xiàn)代軟件驗(yàn)證技術(shù)，但在硬件設(shè)計(jì)領(lǐng)域還是比較少見(jiàn)的。

MyHDL還可以作為verilog設(shè)計(jì)的硬件驗(yàn)證語(yǔ)言，通過(guò)與傳統(tǒng)的hdl模擬器進(jìn)行仿真。

轉(zhuǎn)換為Verilog語(yǔ)言與VHDL語(yǔ)言

遵從一定的限制后，可將MyHDL設(shè)計(jì)轉(zhuǎn)換為verilog語(yǔ)言或vhdl語(yǔ)言，這是切入傳統(tǒng)設(shè)計(jì)流程的一條路徑，包括綜合和實(shí)現(xiàn)?？赊D(zhuǎn)換子集受到限制，但比標(biāo)準(zhǔn)可綜合子集要寬得多。它包括可用于高層次建模和test benches的功能。

轉(zhuǎn)換器處理一個(gè)已完全解析的設(shè)計(jì)實(shí)例。因此，原有的設(shè)計(jì)結(jié)構(gòu)可以任意復(fù)雜。此外，轉(zhuǎn)換限制僅適用于生成器內(nèi)部的代碼。除了外部生成器，python的能力可以充分釋放，而不影響可轉(zhuǎn)換性。

最后，轉(zhuǎn)換器自動(dòng)地實(shí)現(xiàn)了許多用verilog或vhdl編寫(xiě)困難的任務(wù)。一個(gè)顯著點(diǎn)是自動(dòng)處理有符號(hào)算術(shù)問(wèn)題。