全球數(shù)據(jù)量仍然處于持續(xù)的爆炸式增長(zhǎng)當(dāng)中，不僅現(xiàn)有的應(yīng)用對(duì)數(shù)據(jù)的生成量快速增加，新的應(yīng)用領(lǐng)域如人工智能/機(jī)器學(xué)習(xí)（AI/ML）等，也都在不斷生成更多的數(shù)據(jù)。同時(shí)，數(shù)據(jù)中心也必須要有完善的架構(gòu)和基礎(chǔ)設(shè)施來支持如此龐大數(shù)據(jù)量的傳輸以及存儲(chǔ)。在中國(guó)，數(shù)據(jù)中心市場(chǎng)整體發(fā)展得還是非常迅速的，而且每年都有非常大幅的增長(zhǎng)和提升。近期，中國(guó)還提出了“東數(shù)西算”工程，數(shù)據(jù)中心的發(fā)展迎來政策利好。

隨著數(shù)據(jù)總量繼續(xù)大幅爆炸式增長(zhǎng)，數(shù)據(jù)中心正在采用新的計(jì)算模式，如分解式計(jì)算（Disaggregated Computing）或者可組合式計(jì)算（Composable Computing），這也要求同時(shí)保證數(shù)據(jù)傳輸速率的提升和數(shù)據(jù)傳輸?shù)陌踩浴?br />
Rambus在數(shù)據(jù)中心及其細(xì)分市場(chǎng)的收入占比達(dá)到75%以上，做為數(shù)據(jù)中心高速互連方案的芯片及IP供應(yīng)商，Rambus始終站在技術(shù)和市場(chǎng)的前沿。最近，Rambus發(fā)布了全新的PCIe 6.0控制器IP。Rambus戰(zhàn)略營(yíng)銷副總裁Matt Jones，和大中華區(qū)總經(jīng)理蘇雷在媒體交流會(huì)中對(duì)這項(xiàng)新技術(shù)、新品和應(yīng)用前景進(jìn)行了詳細(xì)的解讀。

PCIe6調(diào)制信號(hào)重大變化：從NRZ到PAM4

自21世紀(jì)初PCIe標(biāo)準(zhǔn)正式創(chuàng)立以來，它就已經(jīng)成為數(shù)據(jù)中心和計(jì)算應(yīng)用中芯片間數(shù)據(jù)傳輸?shù)男袠I(yè)標(biāo)準(zhǔn)。今年1月份，PCIe 6.0的相關(guān)規(guī)范正式出臺(tái)，標(biāo)志著我們進(jìn)入PCIe 6.0時(shí)代。

PCIe 每次的技術(shù)迭代，數(shù)據(jù)傳輸速率的性能指標(biāo)基本上都是翻倍的。PCIe 1.0和2.0時(shí)代，理論數(shù)據(jù)傳輸率大概是2.5和5GT/s，但考慮到具體采用的編碼技術(shù)和信號(hào)傳導(dǎo)模式，實(shí)際的數(shù)據(jù)傳輸速率大概是2和4GT/s。到現(xiàn)在的PCIe 6.0速率高達(dá)64GT/s。

為了更好地在PCIe技術(shù)規(guī)范之下實(shí)現(xiàn)64GT/s的數(shù)據(jù)傳輸速率，并克服整個(gè)通道傳輸長(zhǎng)度以及距離的限制，新規(guī)范采用了全新的PAM4調(diào)制信號(hào)，也就是四電平脈沖幅度調(diào)制。

Rambus高管具體分析道，在PCIe 6.0之前，各代PCIe采用的都是NRZ調(diào)制信號(hào)，即不歸零編碼，它采用0或1兩個(gè)電壓等級(jí)，每一個(gè)時(shí)鐘周期只能傳輸1bit的信號(hào)。也就是說，它只采用了高低兩種信號(hào)電平。因此，相對(duì)于PAM4采用的四電平，我們也將NRZ稱作PAM2 。

為了實(shí)現(xiàn)高達(dá)64GT/s的數(shù)據(jù)傳輸速率，PCIe 6.0采用PAM4調(diào)制信號(hào)。通過PAM4，每個(gè)時(shí)鐘周期的數(shù)據(jù)傳輸可以達(dá)到2bit，而并不僅僅是單bit的數(shù)據(jù)傳輸。PAM4采用四個(gè)不同的電平等級(jí)，在每個(gè)時(shí)鐘周期表達(dá)2個(gè)數(shù)位，從00、01、10再到11，這就意味著在同樣的電壓波動(dòng)范圍之內(nèi)和同樣的時(shí)鐘周期內(nèi)，由于PAM4的電壓等級(jí)比PAM2高了兩個(gè)，即眼圖中黑色的區(qū)域“眼睛“這個(gè)部分更多、更小了。這種變化帶來了另外兩個(gè)重要的影響，即更低的電壓裕度和更高的誤碼率，使得在設(shè)備中保證信號(hào)完整性成為了一個(gè)非常關(guān)鍵的難題。

進(jìn)一步來說，考慮到PAM4要確保PCIe 6.0達(dá)到64GT/s數(shù)據(jù)傳輸速率，需要在保持?jǐn)?shù)據(jù)傳輸速率的前提下解決PAM4本身的問題。為此，PCIe6.0采用了前向糾錯(cuò)技術(shù)（FEC）。 FEC本質(zhì)上是一種算法技術(shù)，可以在數(shù)據(jù)傳輸鏈路中確保所有信號(hào)的完整性。

同時(shí)，F(xiàn)EC技術(shù)的采納還改變了數(shù)據(jù)流控制單元的情況，要求我們也必須針對(duì)數(shù)據(jù)包本身的大小做出調(diào)整和改變。在PCIe6.0之前的幾代規(guī)范，包括PCIe5.0、3.0等，采用的是可變大小的數(shù)據(jù)包；但由于FEC技術(shù)的采納，PCIe 6.0必須采用固定大小數(shù)據(jù)包（FLIT），以更好地保證FEC技術(shù)的實(shí)現(xiàn)和操作。

數(shù)據(jù)傳輸速率的上升以及PAM4這項(xiàng)技術(shù)本身帶來了另一個(gè)問題，即設(shè)備的能耗可能會(huì)上升，每一比特?cái)?shù)據(jù)傳輸造成的單位數(shù)據(jù)能耗也會(huì)增加。為了減少整體系統(tǒng)的能耗，PCIe 6.0采用了顛覆式的L0p模式，其本質(zhì)是通過動(dòng)態(tài)的信道分配，允許將每個(gè)通道進(jìn)行封閉或者打開來實(shí)現(xiàn)系統(tǒng)性的節(jié)能。

Rambus的PCIe 6.0控制器不僅數(shù)據(jù)傳輸速率高達(dá)64GT/s，更重要的一點(diǎn)是，該控制器還集成了完整性和數(shù)據(jù)加密（IDE）引擎，可以實(shí)現(xiàn)數(shù)據(jù)在不同PCIe設(shè)備的PCIe通路之間的安全傳輸。

Rambus PCIe 6.0控制器在功耗、面積以及延遲上都特別進(jìn)行了相應(yīng)的優(yōu)化，特別在降低能耗方面，以幫助確保PCIe6.0成為數(shù)據(jù)中心解決方案的一塊關(guān)鍵基石，進(jìn)而推動(dòng)環(huán)保型數(shù)據(jù)中心的建設(shè)，并減少對(duì)散熱管理的需求，降低擁有成本。

同時(shí)，Rambus的PCIe 6.0控制器非常靈活，可以適用于PCIe端點(diǎn)、根端口、雙模式和交換機(jī)端口配置。

與客戶合作推進(jìn)系統(tǒng)級(jí)芯片和PCIe6.0方案，助力“東數(shù)西算”工程

現(xiàn)在，Rambus 向中國(guó)市場(chǎng)正式發(fā)布Rambus PCIe 6.0控制器，同時(shí)以超過400個(gè)PCIe控制器的成功生產(chǎn)流片為基礎(chǔ)，再次擴(kuò)大了Rambus在PCI Express IP授權(quán)領(lǐng)域的領(lǐng)導(dǎo)地位。

Rambus高管表示，RambusPCIe6.0控制器目前已經(jīng)可以量產(chǎn)，是以RTL的提供軟性IP，然后將其合成到客戶的設(shè)計(jì)中。因此它可以跨越許多工藝節(jié)點(diǎn)，并具有設(shè)計(jì)上的靈活性，能夠處理跨許多代工廠解決方案和工藝節(jié)點(diǎn)的時(shí)序收斂和集成，不必局限于任何一個(gè)制造代工廠或工藝節(jié)點(diǎn)。我們已與領(lǐng)先的客戶合作，使用我們的控制器產(chǎn)品開發(fā)系統(tǒng)級(jí)芯片和PCIe6.0解決方案。這些解決方案的開發(fā)和制造周期大概需要3年，也就是2025年左右進(jìn)入市場(chǎng)。

去年，Rambus發(fā)布CXL內(nèi)存互連計(jì)劃，推出了一系列面向數(shù)據(jù)中心的新的解決方案，目標(biāo)是讓數(shù)據(jù)中心架構(gòu)進(jìn)入下一個(gè)更高效節(jié)能的新階段。Rambus高管表示，未來，CXL會(huì)推出池化的概念，也將幫助下一代的數(shù)據(jù)中心變得更加高效化、節(jié)能化，以一種新的架構(gòu)來迎合數(shù)據(jù)中心的未來需求，可以很好地滿足“東數(shù)西算”的部分需求。因此，Rambus也正在和數(shù)據(jù)中心領(lǐng)域的一些合作伙伴緊密聯(lián)系，看如何用以Rambus的產(chǎn)品賦能其數(shù)據(jù)中心建設(shè)。

緊跟PCIe技術(shù)迭代，不斷強(qiáng)化數(shù)據(jù)中心業(yè)務(wù)

PCIe從PCIe 5.0到6.0的迭代，以及從NRZ到PAM4的變化，是PCIe規(guī)范在物理實(shí)現(xiàn)方面的一個(gè)重大變化。Rambus高管認(rèn)為，從NRZ到PAM4的巨大變化一定程度上為PCIe技術(shù)未來的發(fā)展留下了足夠的空間和期待。比如說下一代PCIe標(biāo)準(zhǔn)，暫時(shí)稱呼為PCIe 7.0，基于歷史期望，數(shù)據(jù)速率還需要繼續(xù)翻倍，因此PCIe 6.0的PAM4可能會(huì)升級(jí)為“PAM6/PAM8”，以在未來獲得更高的數(shù)據(jù)傳輸速率。

當(dāng)然，畢竟現(xiàn)在PCIe 6.0還剛剛發(fā)布，處于正在走向成熟的階段，對(duì)PCIe 7.0還沒有完整的定義和規(guī)劃。等到PCIe7.0真的到來，相信我們會(huì)對(duì)它的數(shù)據(jù)傳輸速率等都會(huì)有更加全面的了解。

著眼于現(xiàn)在，PCIe 6.0控制器將成為ASIC供應(yīng)商的重要基石，幫助他們?yōu)锳I/ML加速器建立起一個(gè)更加完善的PCI生態(tài)系統(tǒng)，并支持不斷發(fā)展的數(shù)據(jù)中心中PCIe 6.0級(jí)數(shù)據(jù)傳輸?shù)幕A(chǔ)設(shè)施。