集成電路制造究竟占用多少環(huán)境資源？時至今天，回答這個問題仍不容易：因為至今仍缺乏一種全面的方法，來準確評估芯片制造的環(huán)境影響。不過，Imec已經(jīng)制定了一種解決方案，通過擴展其設(shè)計技術(shù)協(xié)同優(yōu)化(DTCO)框架，可以估算當前和未來邏輯CMOS技術(shù)的能耗、用水量和溫室氣體排放量。第一個分析顯示，由于芯片技術(shù)的日益復(fù)雜，所有這些量度隨著節(jié)點演進而不斷增加。該框架允許企業(yè)在大批量生產(chǎn)之前很早的時候，就可做出更可持續(xù)的制造工藝選擇。這些初步研究結(jié)果已經(jīng)在國際教育和管理研究所大會(IEDM）上發(fā)表。

半導(dǎo)體工業(yè)的環(huán)境可持續(xù)性：日益增長的優(yōu)先事項

半導(dǎo)體工業(yè)是能源、水、化學(xué)品和原材料的資源密集型產(chǎn)業(yè)。在制造過程中，會產(chǎn)生不同種類的排放物，包括像二氧化碳和含氟化合物這類的溫室氣體。如何最大限度地減少該行業(yè)對環(huán)境的影響，并遵守當?shù)睾腿虻恼?，環(huán)境、健康和安全(EHS)控制，在相當長的一段時間內(nèi)，將成為每一家半導(dǎo)體廠工作的重要組成部分。

由于對氣候變化、資源枯竭和全球污染的日益關(guān)注，工廠和設(shè)備供應(yīng)商希望為更綠色的IC制造做出更多的努力。雖然EHS控制主要限于化學(xué)品、減排和水資源管理，但半導(dǎo)體公司希望了解并減少其產(chǎn)品的全部生態(tài)資源的占用。減少資源占用可能還會保證業(yè)務(wù)的連續(xù)性--例如，如果涉及到稀缺的材料—也許會給公司帶來競爭優(yōu)勢。如今，許多公司依靠諸如生命周期評估(LCA)等方法來評估產(chǎn)品的環(huán)境影響，從材料采購到壽命結(jié)束。

缺失的拼圖：未來集成電路的生命周期評估

然而，目前的LCA方法還遠遠不夠精確和完整，特別是在集成電路方面。最新公布的關(guān)于芯片制造中使用的氣態(tài)平衡和能量流的信息，針對的是32納米技術(shù)節(jié)點--這是2010年代的主流技術(shù)。最新的和即將出現(xiàn)的CMOS工藝處理的環(huán)境數(shù)據(jù)很難獲得。而已知的信息主要來源于局部，要么來自設(shè)備或材料供應(yīng)商，要么來自半導(dǎo)體制造廠生產(chǎn)后發(fā)布的信息。Fabless公司根本無法獲取信息。所以，眼下還缺乏一種全面的辦法，這對于如何在早期技術(shù)定義階段就將環(huán)境因素納入具有極大的挑戰(zhàn)性。

主要絆腳石：未來技術(shù)日益增加的復(fù)雜度

由于隨著節(jié)點演進，復(fù)雜度不斷增加，從而使得CMOS工藝環(huán)境影響的估算變得非常復(fù)雜。多年來，在芯片制造的所有步驟中，包括前端線(FEOL)、中端線(MOL)和后端線(BEOL)，都引入了新的材料、器件結(jié)構(gòu)、工藝和設(shè)備，以確保摩爾定律的連續(xù)性。對于未來的工藝節(jié)點，正在探索大量的選項，以確保在提高性能(即工作頻率)的同時，進一步減少邏輯單元面積。

為了打印更窄的間距，光刻技術(shù)已經(jīng)從單次曝光193nm(浸沒）光刻發(fā)展到雙、三或四重圖案化方法。EUV光刻可用于7nm節(jié)點，使工藝步驟數(shù)大大減少。但并非每一家半導(dǎo)體制造廠都實現(xiàn)了這一轉(zhuǎn)變，因為對于相同的間距，有多種加工路線可供選擇。對于未來的技術(shù)節(jié)點，30nm以下的打印間距將需要多個EUV巖性蝕刻序列。

在FEOL中，F(xiàn)inFET已經(jīng)成為7nm技術(shù)節(jié)點的主流設(shè)備架構(gòu)，這是目前用于芯片生產(chǎn)最先進的節(jié)點。對于下一個技術(shù)節(jié)點，Imec認為(垂直堆疊）橫向納米片是發(fā)展的方向，其次是叉片器件架構(gòu)和互補場效應(yīng)管(CFET）。

為了跟上前端的面積縮小，BEOL尺寸必須以更快的速度減小——導(dǎo)致金屬節(jié)距越來越小，導(dǎo)線的橫截面積也越來越小。多年來，互連層的數(shù)量和最密集金屬線的復(fù)雜性顯著增加。正在探索新的金屬化工藝方案，并正在引入新的金屬材料，以降低最致密層的電阻率。

從“快樂微縮”到設(shè)計技術(shù)協(xié)同優(yōu)化

伴隨這一演變而來的是DTCO：即設(shè)計技術(shù)協(xié)同優(yōu)化。大約2005年左右以前，半導(dǎo)體界還一直生活在一個“快樂微縮”的時代。那時，隨著晶體管的不斷縮小，在功耗、性能、面積和制造成本(稱為PPAC）方面為整個系統(tǒng)帶來了好處。但自2005年以來，人們越來越認識到，只有器件制造技術(shù)和設(shè)計共同優(yōu)化，才能保持效益。DTCO通過引入微縮助推器，允許進一步縮小面積，不是在晶體管上，而是在標準單元水平上。微縮助推器，如自對準柵極觸點或埋入式電源軌，可進一步改善芯片不同部分之間的連接，但這也對FEOL、BEOL和MOL級別的芯片生產(chǎn)帶來不利影響。

DTCO包括可持續(xù)性：Imec方法

如上所述，DTCO框架可以作為環(huán)境指標分析的有趣基礎(chǔ)，這些指標可以與標準PPAC指標并行進行監(jiān)測。DTCO考慮了當前和未來IC技術(shù)的工藝流程。這些可與工藝步驟和設(shè)備的相關(guān)環(huán)境信息相結(jié)合，從而進行功耗-性能-面積-成本-環(huán)境(PPACE）打分評估分析。

Imec將電能消耗、超純凈水使用和溫室氣體排放作為評估環(huán)境影響的主要指標。為了用這些指標擴展DTCO框架，Imec團隊使用了來自其300毫米晶圓廠的數(shù)據(jù)，并輔之以來自其設(shè)備供應(yīng)商生態(tài)系統(tǒng)的信息。這樣，不同的專有知識信息就可以串接起來了。

其目的是，對已經(jīng)處于探索階段的不同工藝節(jié)點選擇進行PPACE分析，以識別大批量制造之前的瓶頸、風險和機遇。這就需要一種真正的整體方法來進行正確的評估。例如，眾所周知，在EUV制程每中，每個工具消耗的功率大約是傳統(tǒng)193nm(浸入式）光刻工具的十倍。不過，EUV大幅減少了制造工藝步驟，故在計算總的用電量時必須考慮到這一點。

Imec使用擴展的DTCO框架對從28nm到2nm節(jié)點的不同流程和集成方案進行量化和基準測試。接下來，演示了如何使用該框架進行更可持續(xù)的制造工藝選擇。

審核編輯 ：李倩