據(jù)Yole介紹，在貿(mào)易戰(zhàn)緊張局勢(shì)和 Covid-19 大流行中，獨(dú)立內(nèi)存市場(chǎng)在過(guò)去兩年中一直在擴(kuò)大。2020 年和 2021 年的收入分別增長(zhǎng)了 15% 和 32%。如此顯著的增長(zhǎng)得益于大多數(shù)細(xì)分市場(chǎng)的生產(chǎn)受限和強(qiáng)勁的需求增長(zhǎng)。大流行推動(dòng)了筆記本電腦和服務(wù)器的需求，同時(shí)暫時(shí)減少了智能手機(jī)和汽車的需求。

Yole同時(shí)指出，污染未來(lái)幾個(gè)季度仍將面臨全球挑戰(zhàn)。其中包括封鎖、半導(dǎo)體短缺和地緣政治緊張局勢(shì)。鎧俠和西部數(shù)據(jù)的晶圓廠也出現(xiàn)了化學(xué)污染問(wèn)題也將繼續(xù)對(duì)內(nèi)存業(yè)務(wù)產(chǎn)生影響。

然而，預(yù)計(jì)需求將保持頑強(qiáng)的彈性。因此，內(nèi)存業(yè)務(wù)的前景似乎一片光明。動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器 （DRAM） 預(yù)計(jì)將增長(zhǎng)到1180億美元，增長(zhǎng) 25%。NAND 閃存將在 2022 年達(dá)到830億美元，增長(zhǎng) 24%。這些都是歷史記錄。

從長(zhǎng)遠(yuǎn)來(lái)看，獨(dú)立內(nèi)存市場(chǎng)將繼續(xù)擴(kuò)張，2021-2027 年的復(fù)合年增長(zhǎng)率 （CAGR21-27） 為 8%，并有望在 2027 年增長(zhǎng)超過(guò)2600億美元。但是，Yole強(qiáng)調(diào)，周期性仍然存在。

值得注意的是，NOR 閃存市場(chǎng)在 2021 年強(qiáng)勁復(fù)蘇。收入增長(zhǎng)至35億美元，增長(zhǎng) 43%。這是由于緊張的市場(chǎng)條件給價(jià)格帶來(lái)了上行壓力。需求顯著增長(zhǎng)是由多種應(yīng)用推動(dòng)的，包括消費(fèi)者和物聯(lián)網(wǎng) （IoT）、汽車、電信和基礎(chǔ)設(shè)施。

混合鍵合、EUV 光刻和 3D DRAM 等新技術(shù)解決方案將實(shí)現(xiàn)持續(xù)的密度擴(kuò)展和性能增長(zhǎng)

2022 年是 NAND 閃存發(fā)明 35 周年，這項(xiàng)技術(shù)極大地改變了人類存儲(chǔ)和使用數(shù)字信息的方式。

自 1987 年以來(lái)，NAND 設(shè)備的位密度和每比特成本一直在以不懈的速度發(fā)展。為了維持如此顯著的規(guī)模，正在大力研究新技術(shù)解決方案，包括互補(bǔ)金屬氧化物半導(dǎo)體 （CMOS） 鍵合陣列 （CBA） 架構(gòu)，例如長(zhǎng)江存儲(chǔ)技術(shù)公司 （YMTC） XtackingTM 方法。如今，所有內(nèi)存制造商都在使用混合鍵合設(shè)備進(jìn)行研發(fā)。鎧俠和三星等主要供應(yīng)商正在其 NAND 路線圖中引入晶圓對(duì)晶圓鍵合。

在 DRAM 業(yè)務(wù)中，目前的共識(shí)是平面縮放——即使是通過(guò)極紫外光刻 （EUV） 工藝——也不足以為整個(gè)未來(lái)十年提供所需的位密度改進(jìn)。

因此，主要設(shè)備供應(yīng)商和領(lǐng)先的 DRAM 制造商正在考慮將單片 3D DRAM（相當(dāng)于 3D NAND 的 DRAM）作為長(zhǎng)期擴(kuò)展的潛在解決方案。我們相信，這種新穎的 3D 技術(shù)可以在 2029-2030 年期間進(jìn)入市場(chǎng)。在此之前，我們預(yù)計(jì)混合鍵合系統(tǒng)可能會(huì)開始滲透 DRAM 設(shè)備市場(chǎng)，用于制造 3D 堆疊 DRAM，例如高帶寬內(nèi)存 （HBM），可能從 HBM3+ 一代開始。

國(guó)產(chǎn)內(nèi)存產(chǎn)能提升為OSAT廠商開啟新商機(jī)

中國(guó)存儲(chǔ)器的努力已縮小到兩個(gè)最有前途的參與者，即 NAND 的 YMTC 和 DRAM 的長(zhǎng)鑫存儲(chǔ)技術(shù) （CXMT），它們得到了蓬勃發(fā)展的半導(dǎo)體生態(tài)系統(tǒng)的支持。長(zhǎng)江存儲(chǔ)目前在國(guó)內(nèi)小批量出貨 32 層 （32L） 和 64L NAND，包括 SSD，早期 128L 的生產(chǎn)正在進(jìn)行中，主要針對(duì)低端智能手機(jī)應(yīng)用。據(jù)Yole預(yù)測(cè)，長(zhǎng)江存儲(chǔ)有潛力在 2027 年之前達(dá)到 10% 以上的 NAND 晶圓產(chǎn)量份額。長(zhǎng)鑫存儲(chǔ)在未來(lái)五年內(nèi)與現(xiàn)有企業(yè)的競(jìng)爭(zhēng)差距可能會(huì)減半。這將是一個(gè)相當(dāng)大的成就。

Yole表示，長(zhǎng)江存儲(chǔ)和長(zhǎng)鑫存儲(chǔ)在組裝和封裝方面沒(méi)有內(nèi)部經(jīng)驗(yàn)，必須使用外包半導(dǎo)體組裝和測(cè)試 （OSAT） 公司，從而創(chuàng)造一個(gè)重大的商機(jī)，未來(lái)五年價(jià)值可能超過(guò) 11億美元美元。

NAND Flash何去何從？3D FeFET將擔(dān)當(dāng)重任！

幾十年來(lái)，NAND-Flash 一直是低成本和大密度數(shù)據(jù)存儲(chǔ)應(yīng)用的主要技術(shù)。這種非易失性存儲(chǔ)器存在于所有主要的電子終端市場(chǎng)，例如智能手機(jī)、服務(wù)器、PC、平板電腦和 USB 驅(qū)動(dòng)器。在傳統(tǒng)的計(jì)算機(jī)內(nèi)存層次結(jié)構(gòu)中，NAND-Flash 位于離中央處理器 （CPU） 最遠(yuǎn)的位置，與靜態(tài)隨機(jī)存取存儲(chǔ)器 （SRAM） 和動(dòng)態(tài) RAM（動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器）相比，它相對(duì)便宜、速度慢且密集。

閃存領(lǐng)域的重要性體現(xiàn)在其在全球半導(dǎo)體資本支出（capex） 中的可觀份額，數(shù)據(jù)顯示，其約占了整個(gè)半導(dǎo)體市場(chǎng)支出的三分之一。它的成功與其不斷擴(kuò)展存儲(chǔ)密度和成本的能力有關(guān)——這是 NAND 閃存技術(shù)發(fā)展的主要驅(qū)動(dòng)力。大約每?jī)赡?，NAND-Flash 行業(yè)就能夠大幅提高位存儲(chǔ)密度，以增加 Gbit/mm 2表示。

在此過(guò)程中，行業(yè)也已經(jīng)引入了多項(xiàng)技術(shù)創(chuàng)新來(lái)保持這一趨勢(shì)線。直到最近，NAND 閃存單元都以平面配置排列，使用浮柵晶體管為他們的記憶操作。浮柵晶體管由兩個(gè)柵極組成：浮柵和控制柵。浮柵與晶體管結(jié)構(gòu)的其余部分隔離，通常由多晶硅制成?？刂崎T是“普通”晶體管門。存儲(chǔ)單元的寫入是通過(guò)向控制柵極施加脈沖來(lái)完成的，該脈沖基于隧道機(jī)制迫使電子進(jìn)入（或離開）浮柵。電荷的存在（或不存在）會(huì)改變晶體管的閾值電壓，這種變化稱為內(nèi)存窗口（memory window）。因此，信息被編碼在浮柵晶體管的閾值電壓中，并通過(guò)測(cè)量漏極電流來(lái)完成讀取。存儲(chǔ)在隔離柵極中的電荷長(zhǎng)時(shí)間保持不變，使存儲(chǔ)器具有非易失性特性。

圖 1：浮柵單元的示意圖。

20 多年來(lái)，浮柵一直是 2D-NAND 的常用方法，盡管其結(jié)構(gòu)相當(dāng)復(fù)雜，但仍可提供可靠的操作。通過(guò)減小浮柵單元的尺寸，可以提高位存儲(chǔ)密度。然而，2D-NAND 縮放在大約 15nm 半間距處（half pitch）飽和，主要是因?yàn)殛嚵锌煽啃院挽o電干擾問(wèn)題 。

走向 3D 以降低每比特成本

位存儲(chǔ)密度的進(jìn)一步增加是通過(guò)向三維過(guò)渡——而不是通過(guò)堆疊類似 2D-NAND 的層來(lái)實(shí)現(xiàn)的，因?yàn)檫@樣做所需的工藝步驟數(shù)量會(huì)大大增加成本。“真正的” 3D-NAND背后的基本思想是堆疊單元以形成垂直串，從而達(dá)到更高的單位面積密度。在這種配置中，單元仍然由水平字線尋址。

最常見的制造方法，即環(huán)柵 （GAA） 垂直溝道方法，從生長(zhǎng)氧化物/（犧牲）氮化物（字線）層堆疊開始。接下來(lái)，使用先進(jìn)的干法蝕刻工具通過(guò)堆疊向下鉆取圓柱形孔。沿孔的側(cè)壁沉積隧道和俘獲層。為了完成這個(gè)“punch和plug”的過(guò)程，在孔內(nèi)沉積一個(gè)薄的多晶硅通道，然后是一個(gè)核心填充物，形成一個(gè)類似通心粉的結(jié)構(gòu)。在下一步中，去除氮化物并用字線金屬代替。在這些 GAA 結(jié)構(gòu)中，圓柱形柵極環(huán)繞通道結(jié)構(gòu)，這增強(qiáng)了載流子注入捕獲層的能力——從而擴(kuò)大了編程/擦除窗口。

圖 2：典型 的3D-NAND-Flash 結(jié)構(gòu)的表示（BL=bit line; WP=word plate; BSP=bottom select plate; SP=source plate; TSL=top select line）。

通過(guò)添加更多層而不是縮小特征尺寸，NAND-Flash 行業(yè)放棄了傳統(tǒng)的縮放方式。第一個(gè)商用 3D-NAND 產(chǎn)品于 2013 年推出，堆棧數(shù)為 24 個(gè)字線層 （128Gb）。根據(jù)供應(yīng)商的不同，存在結(jié)構(gòu)上的變化，以不同的名稱（例如 V-NAND 和 BICS）而聞名。因此，3D-NAND 是第一個(gè)也是（迄今為止）唯一將真正的 3D 產(chǎn)品推向市場(chǎng)的技術(shù)。在接下來(lái)的幾年中，為了保持位密度縮放趨勢(shì)線，供應(yīng)商已經(jīng)將更多的層疊加在一起。最近，一些主要廠商推出了基于 176 層 3D-NAND 的產(chǎn)品，預(yù)計(jì)這種增加層數(shù)的趨勢(shì)將在未來(lái)幾年持續(xù)下去。

在此過(guò)程中，已經(jīng)實(shí)施了額外的創(chuàng)新，以促進(jìn)具有挑戰(zhàn)性的 3D 工藝或允許進(jìn)一步增加位密度。后者的一個(gè)例子是每個(gè)單元增加多達(dá)4 位的數(shù)量，這是 NAND 閃存技術(shù)的真正資產(chǎn)。例如，對(duì)于 4 位，多電平單元在每個(gè)單獨(dú)的晶體管中使用 16 個(gè)離散電荷電平，這由足夠大的內(nèi)存窗口啟用。

另一個(gè)值得注意的創(chuàng)新是用電荷陷阱單元（ charge trap cell）代替浮柵單元，這涉及更簡(jiǎn)化的工藝流程。兩種電池類型的工作原理相對(duì)相似，但在電荷捕獲電池中，捕獲層是絕緣體——通常是氮化硅——它在相鄰電池之間提供的靜電干擾較小。這個(gè)電荷陷阱單元現(xiàn)在是大多數(shù) 3D-NAND 結(jié)構(gòu)的基礎(chǔ)。

提高位存儲(chǔ)密度

為了維持 NAND-Flash 路線圖，一些主要廠商最近宣布將層數(shù)進(jìn)一步增加到 500 層或更多。按照趨勢(shì)線，這個(gè)數(shù)字將在未來(lái)十年內(nèi)增加到 1，000。增加層數(shù)會(huì)帶來(lái)更高的處理復(fù)雜性，它會(huì)挑戰(zhàn)沉積和蝕刻工藝，并導(dǎo)致應(yīng)力在層內(nèi)積聚。為了應(yīng)對(duì)其中的一些挑戰(zhàn)，NAND-Flash 制造商最近開始將層數(shù)分成兩（或更多）層，并將單獨(dú)處理的層堆疊在一起。

然而，人們?cè)絹?lái)越擔(dān)心如果沒(méi)有重大創(chuàng)新，這種演變將逐漸降低 NAND-Flash 存儲(chǔ)產(chǎn)品的成本效率。層數(shù)的增加需要對(duì)高度先進(jìn)的沉積和蝕刻工具進(jìn)行投資。堆疊多層的趨勢(shì)將顯著增加掩模數(shù)量，以及處理步驟和時(shí)間的數(shù)量。它還可能導(dǎo)致存儲(chǔ)路線圖放緩，直到 2030 年 1，000 層的堆棧才可用。

隨著層數(shù)的增加，由于圖案化和應(yīng)力原因，存在縮小層厚度和控制堆疊高度的壓力。這種z 間距縮放涉及降低堆疊中涉及的所有材料的高度，包括字線金屬和氧化物，每種材料都會(huì)帶來(lái)特定的挑戰(zhàn)。

Z-pitch 縮放也可能通過(guò) xy 尺寸的進(jìn)一步減小來(lái)補(bǔ)充。這將需要對(duì)存儲(chǔ)單元進(jìn)行重大創(chuàng)新，而在 3D-NAND 開發(fā)的這些年中，這種創(chuàng)新一直保持不變。因此，行業(yè)正在探索新材料和單元架構(gòu)作為當(dāng)今 GAA NAND 閃存單元的替代品。一個(gè)值得注意的發(fā)展是溝槽式架構(gòu)連接晶體管。

在這種架構(gòu)中，存儲(chǔ)單元不再是圓形的。它們是在溝槽的側(cè)壁上實(shí)現(xiàn)的，在溝槽的兩端有兩個(gè)晶體管，這顯著增加了位密度。從操作的角度來(lái)看，與圓形 GAA NAND-Flash 單元相比，此溝槽單元類似于平面單元單元（直立放置）。雖然它在電氣特性（例如編程/擦除窗口）方面有輕微的損失，但與“GAA”單元相比，溝槽狀配置中的單位單元面積在 xy 方向上可以減小。因此，溝槽單元被提出作為下一代 NAND-Flash 單元架構(gòu)——有望將 xy 間距從今天的 140nm（有效）減小到約 30nm。

圖 3：（頂部）Gate-all-around 與（底部）溝槽 NAND-Flash 單元架構(gòu)。

在更遙遠(yuǎn)的未來(lái)，我們預(yù)計(jì)將需要更多顛覆性的“后 NAND”創(chuàng)新（例如 imec 的基于液體的概念）來(lái)延續(xù)密度縮放趨勢(shì)并進(jìn)入太比特/mm 2時(shí)代。

憑借在 2D 和 3D-NAND-Flash 技術(shù)開發(fā)方面的長(zhǎng)期記錄，imec 的部分存儲(chǔ)研發(fā)活動(dòng)專注于繼續(xù)傳統(tǒng)的 GAA 3D-NAND-Flash 擴(kuò)展路線圖。通過(guò)建模和實(shí)驗(yàn)，該團(tuán)隊(duì)探索了基本 3D-NAND 單元的創(chuàng)新，以進(jìn)一步減小 xyz 尺寸。通過(guò)建模和仿真工作，他們研究了引入新材料和架構(gòu)對(duì) NAND 閃存單元的電氣性能的影響。建模還使團(tuán)隊(duì)能夠增強(qiáng)基本理解，并識(shí)別和緩解 3D-NAND-Flash 單元擴(kuò)展障礙。實(shí)驗(yàn)工作圍繞具有有限層數(shù)的測(cè)試車輛構(gòu)建（通常為 3 到 5 個(gè)，高度 300nm），與研究縮放對(duì)電存儲(chǔ)單元指標(biāo)的影響有關(guān)。

對(duì)最近的見解和成就的看法

NAND-Flash 層堆棧的 z-shrink 涉及擠壓用于創(chuàng)建字線層的材料，包括字線金屬。目前，商用 3D-NAND 產(chǎn)品中的垂直字線間距介于 50 到 60 納米之間，鎢 （W） 是首選的字線金屬。它還充當(dāng) NAND 閃存單元的柵電極，并通過(guò)替代金屬柵極工藝集成在堆棧中。減小字線金屬厚度會(huì)帶來(lái)不必要的電阻率增加，這會(huì)增加電阻-電容 （RC） 延遲并減慢存取時(shí)間。

因此，Imec 正在尋找替代金屬例如Ru和（barrierless）Mo，在小尺寸下可能具有較低的電阻率。在 2021 年 IEEE VLSI 技術(shù)和電路研討會(huì) （VLSI 2021） 上，該團(tuán)隊(duì)展示了將 Ru 和 Mo 字線的電阻率和存儲(chǔ)特性提高到創(chuàng)紀(jì)錄的40nm 字線間距。

圖 4：集成在 5 層 3D-NAND 中的 Mo 的 TEM 橫截面，字線按比例縮小至 40nm 間距。

該團(tuán)隊(duì)還在探索電荷陷阱層、隧道電介質(zhì)和金屬柵疊層的替代材料，并正在研究它們對(duì)存儲(chǔ)器性能的影響。例如，他們研究了高功函數(shù)金屬與薄的高 k 襯墊相結(jié)合如何改善 3D-NAND 擦除操作。

在當(dāng)今的 GAA 3D-NAND-Flash 結(jié)構(gòu)中，通道材料使用的是多晶硅。將多晶硅材料沉積在貫穿材料疊層的“plug”中被認(rèn)為是制造器件的最具成本效益的方法。但隨著層數(shù)的增加，固有缺陷豐富的多晶硅通道會(huì)降低器件的讀取電流。

因此，Imec 探索了通過(guò)引入替代通道材料或提高多晶硅通道質(zhì)量來(lái)提高通道遷移率的方法。在 2021 年 IEEE 國(guó)際電子器件會(huì)議 （IEDM 2021） 上，該團(tuán)隊(duì)展示了在 3D 測(cè)試結(jié)構(gòu)中使用金屬誘導(dǎo)橫向結(jié)晶 （MILC） 來(lái)提高多晶硅通道質(zhì)量的結(jié)果。MILC 是一個(gè)過(guò)程，在該過(guò)程中，非晶硅在相對(duì)較低的溫度下轉(zhuǎn)變?yōu)榫B(tài)，由鎳等金屬的存在催化。

例如，建模工作的重點(diǎn)是了解電荷陷阱層閃存的非理想編程效率。這種低效率反映在增量步進(jìn)脈沖編程 （ISPP） 曲線的斜率中，導(dǎo)致所需的編程電壓更高。該團(tuán)隊(duì)最近對(duì)這種鮮為人知的現(xiàn)象有了更好的了解。

在 IEDM 2021 上，研究人員概述了對(duì) ISPP 斜率的不同貢獻(xiàn)，并提出了緩解方法，例如，通過(guò)在電荷陷阱層單元內(nèi)使用高 k 電介質(zhì)。

圖 5：載流子注入 （inj）、逃逸 （esc） 因素和陷阱填充對(duì) ISPP 曲線（頂部）和斜率（底部）的貢獻(xiàn) 。

其他建模工作側(cè)重于引入新材料和架構(gòu)（例如溝槽單元）對(duì)層堆疊內(nèi)的機(jī)械應(yīng)力的影響。眾所周知，機(jī)械應(yīng)力會(huì)在 3D-NAND-Flash 結(jié)構(gòu)中引入晶圓翹曲、局部圖案變形和裂縫。在 2021 年 IEEE 國(guó)際互連技術(shù)會(huì)議 （IITC 2021） 上，imec 提出了一種有限元建模 （FEM） 方法，該方法可用于評(píng)估和減輕未來(lái) 3D-NAND 存儲(chǔ)器制造中的晶圓翹曲，而無(wú)需通過(guò)實(shí)驗(yàn)構(gòu)建 》100層堆棧。

如今，3D-NAND-Flash 技術(shù)用于高密度、低成本的數(shù)據(jù)密集型存儲(chǔ)應(yīng)用，例如固態(tài)驅(qū)動(dòng)器。但該技術(shù)正越來(lái)越多地進(jìn)入其他細(xì)分市場(chǎng)，尤其是低延遲存儲(chǔ)領(lǐng)域。在這里，它可以潛在地服務(wù)于需要比傳統(tǒng) NAND 閃存更快的讀取訪問(wèn)時(shí)間的一系列存儲(chǔ)應(yīng)用程序，例如數(shù)據(jù)庫(kù)查找表等應(yīng)用程序。這種更快的 NAND-Flash 變體將進(jìn)入存儲(chǔ)類內(nèi)存 （SCM） 空間，這將有助于縮小快速、易失性 DRAM 和慢速、非易失性 3D-NAND-Flash 之間的差距。

與傳統(tǒng)的高密度 3D-NAND-Flash 相比，低延遲存儲(chǔ)應(yīng)用需要更短的讀取訪問(wèn)時(shí)間。有幾條路線可以使這成為可能。一種方法是恢復(fù)為單位存儲(chǔ)單元。這主要將程序速度（~30us）提高到接近讀取速度（~10us）。設(shè)計(jì)空間的進(jìn)一步優(yōu)化可能涉及減少字線長(zhǎng)度或改變 RC 延遲參數(shù)。通過(guò)這些措施和其他措施，NAND-Flash 技術(shù)有望以10μs 左右的讀取訪問(wèn)時(shí)間進(jìn)入低延遲存儲(chǔ)市場(chǎng)。

低延遲存儲(chǔ)：FeFET 的主要作用

從長(zhǎng)遠(yuǎn)來(lái)看，鐵電存儲(chǔ)器有望發(fā)揮這一作用——尤其是基于3D 鐵電場(chǎng)效應(yīng)晶體管（3D-FeFET） 的存儲(chǔ)器。預(yù)計(jì) 3D-FeFET 在速度方面將優(yōu)于 3D-NAND-Flash，使其成為低延遲存儲(chǔ)的理想選擇。

圖 6：數(shù)據(jù)存儲(chǔ)路線圖上的 imec 視圖。

eFET 的架構(gòu)類似于傳統(tǒng)的 n 溝道 MOS 晶體管，其中柵極電介質(zhì)已被鐵電材料（例如正交晶相的 HfO 2 ）取代。鐵電體可以處于兩種電極化狀態(tài)，這可以通過(guò)向晶體管柵極施加脈沖來(lái)提供的外部電場(chǎng)反轉(zhuǎn)。去除場(chǎng)后，它們保持其極化狀態(tài)，使材料具有非易失性特性。柵極絕緣體的兩個(gè)穩(wěn)定的剩余極化狀態(tài)會(huì)改變晶體管的閾值電壓。二進(jìn)制狀態(tài)因此被編碼在晶體管的閾值電壓中。FeFET的工作原理內(nèi)存與 NAND-Flash 非常相似：通過(guò)向晶體管柵極施加脈沖來(lái)完成對(duì)存儲(chǔ)單元的寫入，通過(guò)測(cè)量漏極電流來(lái)執(zhí)行讀取。

就像 NAND-Flash 一樣，F(xiàn)eFET 可以通過(guò)使用類似 3D-NAND 的制造流程以真正的 3D 方式制造 。為了構(gòu)建3D-FeFET，類溝槽結(jié)構(gòu)優(yōu)于 GAA 結(jié)構(gòu)，因?yàn)?FeFET 不會(huì)受益于圓形電荷載流子注入。

盡管仍處于研發(fā)的早期階段，但與 3D-NAND 相比，3D-FeFET 有望呈現(xiàn)出一些顯著的優(yōu)勢(shì)。它們更易于處理，消耗更少的功率，并且可以在更低的電壓下運(yùn)行，這有利于它們的可靠性。此外，幾微秒級(jí)的讀寫訪問(wèn)時(shí)間是可行的，這使得它們成為未來(lái)低延遲應(yīng)用的 3D-NAND 的有吸引力的替代品。

Imec 正在解決與 3D-FeFET 的加工、表征和可靠性相關(guān)的主要挑戰(zhàn)。研究人員正在探索可能的最佳架構(gòu)、材料組合和內(nèi)存操作方案（例如編程/擦除方案），以優(yōu)化低延遲存儲(chǔ)應(yīng)用的 3D-FeFET。要進(jìn)入 SCM 空間（的 NAND 端），速度和循環(huán)耐久性（或失敗前的編程/擦除循環(huán)數(shù)）是最關(guān)鍵的參數(shù)。雖然 3D-NAND 的循環(huán)壽命限制在 10 5左右，但該團(tuán)隊(duì)正在努力實(shí)現(xiàn) 3D-FeFET 的 10 7循環(huán)壽命。這已經(jīng)可以在平面 FeFET 架構(gòu)中得到證明。預(yù)計(jì)更高的循環(huán)耐久性會(huì)伴隨著密度和保持力的輕微損失。

改善循環(huán)和速度的一種方法是優(yōu)化通道材料。就像在 NAND 中一樣，今天的 FeFET 通道是由多晶硅組成的。但這種材料對(duì) FeFET 的操作提出了挑戰(zhàn)。與鐵電 HfO 2的結(jié)合會(huì)刺激界面氧化層的再生長(zhǎng)，從而對(duì)電荷載流子產(chǎn)生不希望的俘獲效應(yīng)，并降低存儲(chǔ)器的編程/擦除循環(huán)性能。除了研究緩解策略外，imec 還探索了替代通道材料，包括氧化物半導(dǎo)體。這些通道材料應(yīng)具有低熱預(yù)算以保持 HfO 2（或其他鐵電層）的正交相。

圖 7：（頂部）應(yīng)用 100ns 編程/擦除脈沖后的存儲(chǔ)器窗口；（底部）在編程和擦除之后隨著循環(huán)的閾值電壓 VT 的演變。

HfO 2的斜方晶相可以通過(guò)使用摻雜劑、應(yīng)變和退火的最佳組合來(lái)穩(wěn)定。今天，主要使用 Si 作為摻雜原子，因?yàn)榧词乖诟叩臒犷A(yù)算下它也可以保持正交相。imec 團(tuán)隊(duì)還研究替代摻雜劑和摻雜條件，并探索除 HfO 2之外的其他鐵電材料。

對(duì)于架構(gòu)，imec 積極追求3D 溝槽架構(gòu)，已經(jīng)展示了第一個(gè)測(cè)試設(shè)備。

雖然幾十年來(lái)NAND-Flash主要針對(duì)高密度存儲(chǔ)應(yīng)用，但我們現(xiàn)在也看到了該技術(shù)的更快變體——針對(duì)低延遲存儲(chǔ)。對(duì)于后一種應(yīng)用，imec 認(rèn)為3D-FeFET在未來(lái)將發(fā)揮重要作用。對(duì)于 NAND 和 FeFET，imec 探索新材料和單元架構(gòu)，并研究它們對(duì)內(nèi)存性能的影響。此外，該團(tuán)隊(duì)正在更深入地了解主要的可靠性下降機(jī)制。雖然 3D-NAND-Flash 的創(chuàng)新旨在延續(xù)高密度存儲(chǔ)路線圖，但 imec 為 3D-FeFET 為其未來(lái)在低延遲存儲(chǔ)市場(chǎng)中的角色做好準(zhǔn)備。

3D堆疊成為DRAM新未來(lái)

一般來(lái)說(shuō)，計(jì)算機(jī)中的 DRAM 存儲(chǔ)單元由單個(gè)晶體管和單個(gè)電容器制成，即所謂的 1T1C 設(shè)計(jì)。這種存儲(chǔ)單元在寫入時(shí)打開晶體管，電荷被推入電容器 （1） 或從電容器 （0） 去除；讀取時(shí)則會(huì)提取并度量電荷。該系統(tǒng)速度超級(jí)快，價(jià)格便宜，并且功耗很小，但它也有一些缺點(diǎn)。

DRAM作為一種易失性的、基于電容的、破壞性讀取形式的存儲(chǔ)器，在讀取的時(shí)候會(huì)消耗電容器的電量，因此讀取就要將該位寫回到內(nèi)存中。即使不進(jìn)行讀取，電荷最終也會(huì)通過(guò)晶體管從電容器中泄漏出來(lái)，從而隨著時(shí)間的流逝而失去其明確定義的充電狀態(tài)。雖然定期刷新可以保持?jǐn)?shù)據(jù)，但這也意味著需要讀取存儲(chǔ)器的內(nèi)容并將其重新寫回。

為了讓DRAM更好地滿足未來(lái)市場(chǎng)需求，業(yè)界也在不斷地尋找新技術(shù)來(lái)突破目前的瓶頸，3D DRAM正是其中一個(gè)主流的技術(shù)方向。

據(jù)了解，3D DRAM是將存儲(chǔ)單元（Cell）堆疊至邏輯單元上方以實(shí)現(xiàn)在單位晶圓面積上產(chǎn)出上更多的產(chǎn)量，從這方面來(lái)說(shuō)，3D DRAM 可以有效解決平面DRAM最重要也最艱難的挑戰(zhàn)，那就是儲(chǔ)存電容的高深寬比。儲(chǔ)存電容的深寬比通常會(huì)隨著組件工藝微縮而呈倍數(shù)增加，也就是說(shuō)，平面DRAM的工藝微縮會(huì)越來(lái)越困難。

除了片晶圓的裸晶產(chǎn)出量增加外，使用3D堆棧技術(shù)也能因?yàn)榭芍貜?fù)使用儲(chǔ)存電容而有效降低 DRAM的單位成本。因此，可以認(rèn)為DRAM從2D架構(gòu)轉(zhuǎn)向3D架構(gòu)是未來(lái)的主要趨勢(shì)之一。

當(dāng)前在存儲(chǔ)器市場(chǎng)，能和DRAM“分庭抗禮”的NAND Flash早在2015年就已步入3D堆疊，并開始朝著100+層堆疊過(guò)渡，然而DRAM市場(chǎng)卻仍處于探索階段，為了使3D DRAM能夠早日普及并量產(chǎn)，各大廠商和研究院所也在努力尋找突破技術(shù)。

HBM（High Bandwidth Memory，高帶寬存儲(chǔ)器）技術(shù)可以說(shuō)是DRAM從傳統(tǒng)2D向立體3D發(fā)展的主要代表產(chǎn)品，開啟了DRAM 3D化道路。它主要是通過(guò)硅通孔（Through Silicon Via， 簡(jiǎn)稱“TSV”）技術(shù)進(jìn)行芯片堆疊，以增加吞吐量并克服單一封裝內(nèi)帶寬的限制，將數(shù)個(gè)DRAM裸片垂直堆疊，裸片之間用TVS技術(shù)連接。從技術(shù)角度看，HBM充分利用空間、縮小面積，正契合半導(dǎo)體行業(yè)小型化、集成化的發(fā)展趨勢(shì)，并且突破了內(nèi)存容量與帶寬瓶頸，被視為新一代DRAM解決方案。

除了HBM外，研究者們也開始在無(wú)電容技術(shù)方面下功夫，試圖借此解決目前的難題。其實(shí)關(guān)于無(wú)電容，早有Dynamic Flash Memory、VLT技術(shù)、Z-RAM等技術(shù)出現(xiàn)，但日前，美國(guó)和比利時(shí)的獨(dú)立研究小組IMEC在2021 IEDM 上展示了一款全新的無(wú)電容器 DRAM，這種新型的DRAM基于 IGZO（indium-gallium-zinc-oxide）可以完全兼容 300mm BEOL （back-end-of-line），并具有》103s保留和無(wú)限 （》1011） 耐久性。

據(jù)介紹，這些結(jié)果是研究人員在為單個(gè) IGZO 晶體管選擇最佳集成方案后獲得的，而這個(gè)最佳集成方案就是具有掩埋氧隧道和自對(duì)準(zhǔn)接觸的后柵極集成方案。使用這種架構(gòu)后，IGZO TFT（thin-film transistors）的柵極長(zhǎng)度可以縮小到前所未有的 14nm，同時(shí)仍然保持大于100s的保留。通過(guò)EOT（equivalent oxide thickness）縮放控制閾值電壓 （Vt ）、改善接觸電阻和減小IGZO層厚度，可以進(jìn)一步優(yōu)化小柵極長(zhǎng)度下的保持率。當(dāng)后者的厚度減小到 5nm 時(shí)，甚至可以省略O(shè)2 中的氧隧道和退火步驟，從而大大簡(jiǎn)化了集成方法。

其實(shí)，在2020 IEDM上，imec就首次展示過(guò)這種無(wú)電容DRAM，并在當(dāng)時(shí)掀起了一陣熱議。2020年消息顯示，當(dāng)時(shí)這款DRAM包括兩個(gè)IGZO-TFTs并且沒(méi)有存儲(chǔ)電容，而這種2T0C（2晶體管0電容）DRAM架構(gòu)還有望克服經(jīng)典1T1C）（1晶體管1電容）DRAM 密度縮放的關(guān)鍵障礙，即小單元中 Si 晶體管的大截止電流尺寸，以及存儲(chǔ)電容器消耗的大面積。但在去年的“概念性”演示中，IGZO TFT 并未針對(duì)最大保留率進(jìn)行優(yōu)化，并且缺少對(duì)耐久性（即故障前的讀/寫循環(huán)次數(shù)）的評(píng)估。而今年這款無(wú)電容DRAM顯然在去年的基礎(chǔ)上進(jìn)行了改進(jìn)，保留率和耐久性都有了提高。

總的來(lái)說(shuō)，今年新推出的新型DRAM 通過(guò)對(duì)基于 IGZO 的 DRAM架構(gòu)和集成的改進(jìn)，使2T0C DRAM 存儲(chǔ)器具有》103保留、無(wú)限耐久性和柵極長(zhǎng)度縮小至 14nm。更重要的是，這些突破性的成果都使得無(wú)電容IGZO-DRAM 成為實(shí)現(xiàn)高密度 3D DRAM 存儲(chǔ)器的合適候選者。