CDC(不同時鐘之間傳數(shù)據(jù))問題是ASIC/FPGA設計中最頭疼的問題。CDC本身又分為同步時鐘域和異步時鐘域。這里要注意，同步時鐘域是指時鐘頻率和相位具有一定關(guān)系的時鐘域，并非一定只有頻率和相位相同的時鐘才是同步時鐘域。異步時鐘域的兩個時鐘則沒有任何關(guān)系。這里假設數(shù)據(jù)由clk1傳向clk2。

單bit傳輸時，同步時鐘域因為頻率和相位關(guān)系都是已知的，可以推導的，所以不需要采用額外的硬件電路就可以解決CDC問題，只需要源數(shù)據(jù)在clk1端保持足夠長時間即可。讓其保持足夠長時間有兩個好處：即便出現(xiàn)亞穩(wěn)態(tài)，也可以在兩個clk2時鐘周期后數(shù)據(jù)變得穩(wěn)定下來，從而采到正確的結(jié)果。還可以防止低頻采高頻時，因為頻率跟不上而導致數(shù)據(jù)丟失。

單bit傳輸時，異步時鐘域的傳輸就必須使用額外的電路模塊(同步器)來保證數(shù)據(jù)正確的傳輸。最基本的同步器是雙鎖存結(jié)構(gòu)的電平同步器，其余的同步器都是由其衍生而來。該同步器的基本原理，也是讓數(shù)據(jù)至少在clk2的時鐘下保存兩個周期，消除亞穩(wěn)態(tài)。當然同步器能解決異步時鐘域的同步問題，自然也可以拿來解決同步時鐘域的問題，畢竟同步時鐘域更簡單一些。

實際的電路設計中，才不會管那么多細節(jié)，不管你是同步時鐘域還是異步時鐘域，只要是不同的時鐘之間傳數(shù)據(jù)，就加上同步器的結(jié)構(gòu)，這當然是一種偷懶的解決辦法。脈沖同步器就是這么一種萬能的結(jié)構(gòu)，對于單bit跨時鐘域傳輸而言，使用脈沖同步器就夠了，不需要區(qū)分時鐘有沒有關(guān)系，也不需要區(qū)分是高頻采低頻還是低頻采高頻，畢竟也很少有人能掌握這么全的細節(jié)。

對于多bit傳輸，不能采用單bit傳輸?shù)姆椒?。原因在于，單bit傳輸時，不能確定該數(shù)據(jù)到底經(jīng)過1個clk2時鐘周期之后有效還是兩個clk2時鐘周期之后才有效。所以對多個bit各自采用單bit的同步機制，會導致輸出一些錯誤的中間狀態(tài)。對于多bit傳輸，只能使用握手信號或者異步fifo。

總結(jié)如下：

1、有關(guān)系的時鐘之間傳單bit數(shù)據(jù)，理論上只需要源數(shù)據(jù)保持足夠長的時間(clk2的兩個周期)即可;

2、無關(guān)系的時鐘之間傳單bit數(shù)據(jù)，必須要使用同步器;

3、不管有無關(guān)系的時鐘進行單bit傳輸，脈沖同步器都可以解決這個問題;

4、多bit傳輸只能使用握手機制或者異步fifo;

5、低頻采高頻，為防止數(shù)據(jù)不丟失，應當讓源數(shù)據(jù)變慢，多保持一些周期;高頻采低頻則不需要，但是高頻采低頻得到的結(jié)果可能帶有很多冗余。

原文標題：FPGA學習-CDC問題的解決方案總結(jié)--異步時鐘

文章出處：【微信公眾號：FPGA設計論壇】歡迎添加關(guān)注!文章轉(zhuǎn)載請注明出處。

審核編輯：湯梓紅