在 COVID-19 大流行導(dǎo)致范式轉(zhuǎn)變之后，我們大多數(shù)人仍在通過在線視頻會(huì)議與我們的同事會(huì)面。您可能沒有過多考慮從會(huì)議中流式傳輸所有內(nèi)容和提要需要什么。但是，如果您是數(shù)據(jù)中心運(yùn)營商，您可能在過去一年中沒有睡很多覺，擔(dān)心如何應(yīng)對(duì)前所未有的視頻流量大流行性激增。

不僅如此，如今的數(shù)據(jù)中心還必須處理來自視頻會(huì)議、流媒體內(nèi)容、在線游戲和電子商務(wù)等廣泛工作負(fù)載的非結(jié)構(gòu)化數(shù)據(jù)的爆炸式增長(zhǎng)。其中許多應(yīng)用程序?qū)ρ舆t非常敏感，并且還受制于不斷發(fā)展的壓縮、加密和數(shù)據(jù)庫架構(gòu)標(biāo)準(zhǔn)。

這迫使數(shù)據(jù)中心擴(kuò)展其基礎(chǔ)架構(gòu)以滿足各種苛刻工作負(fù)載的性能和延遲要求，同時(shí)努力將成本和功耗降至最低。事實(shí)證明這是非常困難的，它迫使數(shù)據(jù)中心運(yùn)營商重新考慮他們當(dāng)前的架構(gòu)并探索本質(zhì)上更具可擴(kuò)展性和效率的新配置。

目前，大多數(shù)數(shù)據(jù)中心都有固定資源集的機(jī)架，將 SSD、CPU 和加速器組合在單個(gè)服務(wù)器中。雖然這確保了計(jì)算和存儲(chǔ)之間的高帶寬連接，但它在資源利用率方面非常低效，因?yàn)槊颗_(tái)服務(wù)器中的存儲(chǔ)和計(jì)算比率都是固定的。由于工作負(fù)載需要不同的計(jì)算和存儲(chǔ)組合，因此每臺(tái)服務(wù)器中都會(huì)留下未使用的資源孤島。

可組合基礎(chǔ)設(shè)施

一種新的架構(gòu)正在出現(xiàn)，它有望顯著提高資源利用率。它被稱為“可組合基礎(chǔ)設(shè)施”?？山M合基礎(chǔ)設(shè)施需要 解耦 資源，而是將它們匯集在一起??，讓它們可以從任何地方訪問。可組合的基礎(chǔ)架構(gòu)可以使用適量的資源來配置工作負(fù)載，并通過軟件進(jìn)行快速重新配置。

一個(gè)包含 CPU、SSDS 和加速器池的可組合架構(gòu)，這些池聯(lián)網(wǎng)在一起并由基于標(biāo)準(zhǔn)的配置框架控制，有望大大提高數(shù)據(jù)中心的資源效率。在這樣的架構(gòu)中，不同的工作負(fù)載可能有不同的計(jì)算、存儲(chǔ)和加速要求，這些資源將被相應(yīng)地分配，而不會(huì)浪費(fèi)硬件。這在理論上聽起來不錯(cuò)，但在實(shí)踐中，有一個(gè)大問題：延遲。

延遲挑戰(zhàn)

當(dāng)您分解資源并將它們移得更遠(yuǎn)時(shí)，由于 CPU 和 SSD 之間或 CPU 和加速器之間的網(wǎng)絡(luò)流量，您會(huì)產(chǎn)生更多的延遲和減少的帶寬。除非您有某種方法可以減少網(wǎng)絡(luò)流量并以有效的方式互連資源，否則這可能會(huì)受到嚴(yán)重限制。這就是 FPGA 在解決延遲挑戰(zhàn)中發(fā)揮三個(gè)主要作用的地方：

FPGA 充當(dāng)自適應(yīng)加速器，可以針對(duì)每個(gè)工作負(fù)載進(jìn)行定制，以獲得最佳性能。

FPGA 還可以使計(jì)算更接近數(shù)據(jù)，從而減少延遲并最小化所需的帶寬。

FPGA 的適應(yīng)性強(qiáng)、智能結(jié)構(gòu)可實(shí)現(xiàn)資源的有效池化，而不會(huì)產(chǎn)生過多的延遲。

自適應(yīng)加速度

基于 FPGA 的計(jì)算加速器的第一個(gè)顯著優(yōu)勢(shì)是顯著提高了當(dāng)今需求量很大的工作負(fù)載的性能。在實(shí)時(shí)流媒體應(yīng)用的視頻轉(zhuǎn)碼用例中，F(xiàn)PGA 解決方案的性能通常比 x86 CPU 高 30 倍，這有助于數(shù)據(jù)中心運(yùn)營商應(yīng)對(duì)同時(shí)流媒體數(shù)量的巨大增長(zhǎng)。另一個(gè)例子是基因組測(cè)序的關(guān)鍵領(lǐng)域。Xilinx 基因組學(xué)最近的一位客戶發(fā)現(xiàn)，我們基于 FPGA 的加速器提供答案的速度比 CPU 快 90 倍，幫助醫(yī)學(xué)研究人員測(cè)試 DNA 樣本的時(shí)間縮短了過去的一小部分。

讓計(jì)算更接近數(shù)據(jù)

可組合數(shù)據(jù)中心中 FPGA 的第二個(gè)關(guān)鍵優(yōu)勢(shì)是能夠使自適應(yīng)計(jì)算接近數(shù)據(jù)，無論是靜止的還是運(yùn)動(dòng)的。SmartSSD 計(jì)算存儲(chǔ)設(shè)備中使用的賽靈思 FPGA 可加速高速搜索、解析、壓縮和加密等功能，這些功能通常由 CPU 執(zhí)行。這有助于為更復(fù)雜的任務(wù)卸載 CPU，但也減少了 CPU 和 SSD 之間的流量，從而減少了帶寬消耗并減少了延遲。

同樣，我們的 FPGA 現(xiàn)在用于 SmartNIC，例如我們的新 Alveo SN1000，通過線速數(shù)據(jù)包處理、壓縮和加密服務(wù)以及適應(yīng)特定數(shù)據(jù)中心或客戶的自定義交換要求的能力來加速運(yùn)動(dòng)中的數(shù)據(jù)。

智能面料

當(dāng)您將 FPGA 的自適應(yīng)計(jì)算加速與低延遲連接相結(jié)合時(shí)，您可以在可組合數(shù)據(jù)中心更進(jìn)一步。您可以將計(jì)算繁重的工作負(fù)載分配給通過適應(yīng)性強(qiáng)的智能結(jié)構(gòu)互連的加速器集群——按需創(chuàng)建高性能計(jì)算機(jī)。

當(dāng)然，如果您不能使用最佳加速算法對(duì)計(jì)算加速器、SmartSSD 和 SmartNIC 進(jìn)行編程，然后為每個(gè)工作負(fù)載以正確的數(shù)量配置它們，那么這一切都是不可能的。為此，我們構(gòu)建了一個(gè)全面的軟件堆棧，該堆棧利用 TensorFlow 和 FFMPEG 等特定領(lǐng)域的行業(yè)框架，這些框架與我們的 Vitis 開發(fā)平臺(tái)配合使用。我們還看到了 RedFish 等更高級(jí)別的供應(yīng)框架在幫助智能資源分配方面的作用。

未來是現(xiàn)在

可組合數(shù)據(jù)中心的承諾是一個(gè)激動(dòng)人心的變化，Xilinx 器件和加速器卡是這種新型高效架構(gòu)的關(guān)鍵構(gòu)建塊。憑借快速的可重構(gòu)性、低延遲和能夠適應(yīng)不斷變化的工作負(fù)載的靈活架構(gòu)，Xilinx 完全有能力成為這一演變的主要參與者。