集成電路是任何電子設備的核心?，F在，這些芯片的性能和時鐘頻率越來越高，以滿足互聯網上的高速數據流量，或密集的 CPU 任務本身。時間/速度是這些設備最重要的方面，公司正在推動自己在更短的時間內實現這一高性能目標。因此，時序/簽核是解決 ASIC 芯片設計的高吞吐量要求以決定整體上市時間的一個非常關鍵的關鍵階段。

有多種 EDA 工具可用于通過數據路徑優(yōu)化進行時序分析和時序修復。但是，本文的主要重點是在不影響其他時序分析矩陣的情況下，使用延遲時鐘技術提供剩余設置時序修復的見解/算法。

修復設置違規(guī)的基本方法

當數據路徑與捕獲觸發(fā)器捕獲的時鐘進行緩慢比較時，就會發(fā)生設置違規(guī)?？紤]到這一點，有各種方法可以修復設置。

數據路徑優(yōu)化

有很多方法可以修復優(yōu)化的數據路徑，如 Upsize、vtswap 和在數據路徑中插入緩沖區(qū)中繼器等。這可以使用簽核工具的生態(tài)生成功能來實現。在運行一輪時序修復后，簽核時序工具已經應用了所有可能的數據路徑優(yōu)化技術。它無法通過進一步優(yōu)化數據路徑來修復剩余的違規(guī)行為，否則它可能會導致其他路徑的質量下降，或者沒有進一步優(yōu)化數據路徑的范圍。

使用有用的傾斜

要修復剩余的設置違規(guī)，我們別無選擇，只能修復簽核工具中的路徑。

觸摸時鐘路徑是解決方案之一，here。

如果數據路徑經過優(yōu)化，那么修復設置違規(guī)的最后一個選項是使用“有用的傾斜”概念。有用的偏移涉及兩種方法：早期時鐘和延遲時鐘。要么減少啟動時鐘延遲，要么增加捕獲時鐘延遲。但是，要更改時鐘，必須確保上游（早期時鐘）和下游（晚期時鐘）路徑不違反。

早期發(fā)射時鐘

早期時鐘需要檢查 PnR 實現工具中的物理網絡/單元位置，然后為早期時鐘確定合適的候選者。同樣為了在簽核工具中實現早期時鐘生態(tài)，新網絡中提取的 r/c 將有更大的差異。因此，早期時鐘對實現和簽核工具之間的 RC 產生最大影響。為了實現早期時鐘，除了物理變化之外，還使用了斷開/連接等邏輯變化，因此始終運行形式。

延遲捕獲時鐘

對于后期時鐘，新添加的時鐘單元將放置在捕獲觸發(fā)器附近，并且新創(chuàng)建的網絡的網絡長度將非常小。因此，R/C 提取數據仍然有效，因為 RC 值變化的影響很小。最好使用“延遲打卡”方法來創(chuàng)建生態(tài)。

為什么我們專注于延遲時鐘而不是早期時鐘

如前所述，延遲時鐘對 eco 實現工具和簽核時序工具之間的 RC 相關性的影響最小。如果有多個路徑匯聚在同一個端點，很容易根據端點分離路徑并在端點上應用設置修復，可以修復大部分設置路徑。

多場景分析功能可以輕松檢查同一會話中的建立/保持違規(guī)。

執(zhí)行

我們按照以下算法使用延遲時鐘創(chuàng)建設置生態(tài)。

將上述流程圖步驟合并到腳本中需要一次性的努力。生成腳本后，它會減少分析所有路徑和生成時序生態(tài)的總時間。

我們能夠部署上述算法中的所有步驟，并在采用深亞微米技術的設計上運行它。腳本可以分析所有設置路徑并創(chuàng)建兩個輸出文件。1.summary.csv 和 2.late_clock_eco.tcl

考慮從 UFF0/CK 到 FFF1/D 違反設置的 Image-2 場景。［示例輸出如下所示］。

summary.csv

startpoint，endpoint，slack，setup_from_ep，hold_on_ep，late_clock_count

UFF0/CK，UFF1/D，-0.040，-0.051，0.080，0

late_clock_eco.tcl

add_buffer_on_flop_clock_pin UFF1

add_buffer_on_flop_clock_pin UFF1

add_buffer_on_flop_clock_pin UFF1

對于具有建立/保持、違反多個場景的設計。可以在簽核工具中加載感興趣的設置/保持場景，腳本可以生成生態(tài)，而不會干擾未違反的設置/保持路徑。

如果違反下一個周期設置，腳本將不會在 UFF1/CK 上添加任何緩沖區(qū)。同樣，如果在 UFF1/D 上違反了保持，腳本將不會在 UFF1/CK 上添加任何緩沖區(qū)。

增加下一個循環(huán)路徑的設置余量［UFF1/CK to UFF2/D］后，增加相同循環(huán)的保持余量［UFF1/D］，運行腳本將添加緩沖區(qū)。

案例分析

上面的流程/腳本用于一個塊來修復設置違規(guī)。在使用這個腳本之前，做了以下假設：

參考塊在 PnR 中具有中等擁塞。對于高度擁塞的設計，緊張的布線資源或高度利用的設計將沒有足夠的空間進行生態(tài)實施。

實現/PNR 工具和簽核時序工具之間的相關性是正確的。

STA工程師對后端實現工具有一定的了解，如果在實現eco時遇到任何問題，可以進行調試。

下面是設計復雜度：

技術：深亞微米

放置的細胞數（大約）：1100 K

利用率（stdcell-row/total）：40%/50%

總添加的延遲時鐘單元：7250

QOR 比較

上述算法中的進一步補充

對于復雜的高速設計，目標插入延遲/最大延遲至關重要。在修復時序違規(guī)時，限制不得超過最大延遲。這種特殊情況也可以添加到上述算法中。

STA 分析變得越來越重要，并且是解決高性能計算、高級圖形和網絡 SOC 的高吞吐量要求的關鍵領域，以決定在當今充滿挑戰(zhàn)的低節(jié)點技術時代的整體上市時間。創(chuàng)建了新的算法和腳本來修復建立/保持時序問題。這將有助于減少 Timing signoff 關閉，從而縮短上市時間。即使在數據路徑完全優(yōu)化之后，使用延遲時鐘來實現有用的偏移確實有助于更快、更準確的時序收斂，而無需任何手動操作。

審核編輯：郭婷