隨著性能需求的增加和對低功耗設(shè)計(jì)的推動，需要更有效的方法來執(zhí)行處理任務(wù)，因?yàn)橛捎诠β氏拗?，將更?a target="_blank">處理器投入性能問題不再可行。加速器旨在以更快的速度和更低的功耗進(jìn)行計(jì)算，但今天的加速器在功耗和性能方面存在缺陷。

加速器陣容

亞利桑那州立大學(xué)計(jì)算、信息學(xué)和決策系統(tǒng)工程學(xué)院副教授 Aviral Shrivastava 正在對可編程加速器進(jìn)行研究，以增強(qiáng)當(dāng)今的加速技術(shù)。Shrivastava 列出了當(dāng)今使用的三種常見類型的加速器：硬件加速器、FPGA 和 GPU。硬件加速器將特定的計(jì)算元素專用于處理計(jì)算，而不是在 CPU 上運(yùn)行它們。它們速度快、功耗低，但不適合當(dāng)今快速變化的技術(shù)迭代，因?yàn)樗鼈儾豢删幊?。FPGA 是可編程的——開發(fā)人員可以在其上編寫任何邏輯并且它們可以充當(dāng)加速器——但 Shrivastava 說它們通常過于通用并且消耗太多功率。GPU 是當(dāng)今流行的加速器，

粗粒度可重構(gòu)陣列

Shrivastava 正在開發(fā)粗?？芍貥?gòu)陣列 （CGRA），它可以加速非并行循環(huán)，并在 GPU 的并行循環(huán)優(yōu)勢之上實(shí)現(xiàn)更多加速功能。CGRA 由一個由算術(shù)邏輯單元 （ALU） 和寄存器組成的二維網(wǎng)格組成，這些單元接收輸入和指令，計(jì)算指令的算術(shù)或邏輯運(yùn)算，并將輸出發(fā)送給它的四個鄰居以計(jì)算下一個步驟（圖 1）。

圖 1：粗粒度可重構(gòu)陣列。

CGRA 的潛力來自于他們能夠在消耗很少的電力的情況下執(zhí)行操作。在常規(guī)處理器中執(zhí)行加法運(yùn)算需要很大的功率：它必須經(jīng)過 20 多個流水線階段。在 CGRA 中，只需要從鄰居那里獲取操作數(shù)并執(zhí)行加法運(yùn)算。CGRA 可以通過流水線加速——循環(huán)的操作被布置在 CGRA 的 PE 上，數(shù)據(jù)在它們之間流動。

CGRA 本身并不新鮮，但開發(fā)人員對現(xiàn)有的 CGRA 進(jìn)行編程以僅執(zhí)行一種類型的計(jì)算。Shrivastava 說，挑戰(zhàn)在于映射，因?yàn)檠h(huán)內(nèi)核需要映射到 CGRA，操作映射到節(jié)點(diǎn)，數(shù)據(jù)依賴關(guān)系映射到 CGRA 的路徑。Shrivastava 的目標(biāo)是消除耗時(shí)的手動編碼，并使任何類型的循環(huán)或計(jì)算能夠通過編譯器映射到 CGRA，這是一種相對較新的方法。他正在開發(fā)一個生成映射代碼的編譯器工具鏈。

Shrivastava 說 CGRA 的研究引起了 IBM 的興趣，IBM 希望將這種方法應(yīng)用于并行循環(huán)輕型服務(wù)器應(yīng)用程序。用于科學(xué)研究和多媒體擴(kuò)展的圖形和高性能計(jì)算也可以從使用 CGRA 中獲益。

解決分支分歧問題

所有現(xiàn)有加速技術(shù)面臨的一個挑戰(zhàn)是“分支分歧”。當(dāng)執(zhí)行具有“if-then-else”結(jié)構(gòu)的循環(huán)時(shí)，加速器分配資源以執(zhí)行來自分支的兩條路徑（真路徑和假路徑）的指令，然后丟棄假路徑指令的影響。FPGA 將兩個路徑的功能映射到計(jì)算資源上，GPU 執(zhí)行來自兩個分支路徑的指令并丟棄錯誤路徑指令的結(jié)果。加速器必須這樣做，因?yàn)樵诜峙浞种窂劫Y源時(shí)，分支的結(jié)果在編譯時(shí)是未知的（分支的結(jié)果是在運(yùn)行時(shí)計(jì)算的，當(dāng)執(zhí)行分支時(shí)）。這種冗余執(zhí)行會導(dǎo)致分支花費(fèi)雙倍的性能時(shí)間和執(zhí)行能力。

Shrivastava 和他的團(tuán)隊(duì)提出了通過智能硬件-軟件協(xié)同設(shè)計(jì)解決分支分歧問題的方法。不是為真路徑分配一些PE，而為假路徑分配一些PE，而是分配相同的PE來執(zhí)行來自兩條路徑的指令。來自真路徑和來自假路徑的指令都發(fā)給PE。在運(yùn)行時(shí)，PE 只選擇正確的一個來執(zhí)行。

審核編輯：郭婷