沒有人說過 FPGA 設(shè)計(jì)很容易。然而，與開發(fā) ASIC 和定制芯片的同行相比，可編程設(shè)備的設(shè)計(jì)人員長(zhǎng)期以來在驗(yàn)證方面具有主要優(yōu)勢(shì)。當(dāng)然，這種優(yōu)勢(shì)在于可以修復(fù)在 FPGA 驗(yàn)證過程中遺漏的設(shè)計(jì)錯(cuò)誤，而無需重新制造芯片。不久前，很多FPGA設(shè)計(jì)者根本沒有進(jìn)行驗(yàn)證；他們可以直接“吹氣就走”到培養(yǎng)實(shí)驗(yàn)室。

在實(shí)驗(yàn)室中，F(xiàn)PGA 被直接插入到最終系統(tǒng)的原型中。該團(tuán)隊(duì)專注于產(chǎn)品驗(yàn)證，在產(chǎn)品最終應(yīng)用的上下文中提出硬件和軟件（如果需要）。在實(shí)驗(yàn)室中發(fā)現(xiàn)任何漏掉的設(shè)計(jì)錯(cuò)誤都可能很乏味。一旦找到一個(gè)，重新編程 FPGA 并繼續(xù)啟動(dòng)是一件簡(jiǎn)單的事情。只要錯(cuò)誤的數(shù)量保持相當(dāng)小，這個(gè)串行過程就可以很好地工作。

隨著可編程芯片變得越來越大和越來越復(fù)雜，實(shí)驗(yàn)室中發(fā)現(xiàn)的錯(cuò)誤數(shù)量和發(fā)現(xiàn)它們所需的時(shí)間都顯著增加。為了保持合理的啟動(dòng)計(jì)劃，F(xiàn)PGA 開發(fā)團(tuán)隊(duì)意識(shí)到他們必須在進(jìn)入實(shí)驗(yàn)室之前更好地驗(yàn)證他們的設(shè)計(jì)。作為回應(yīng)，F(xiàn)PGA 驗(yàn)證團(tuán)隊(duì)?wèi)?yīng)運(yùn)而生，并開始看起來很像他們的 ASIC 表親。

寄存器傳輸級(jí) （RTL） 仿真仍然是所有芯片驗(yàn)證的核心，F(xiàn)PGA 團(tuán)隊(duì)從簡(jiǎn)單的手寫矢量文件轉(zhuǎn)移到仿真中更加自動(dòng)化的測(cè)試臺(tái)。一些采用了通用驗(yàn)證方法 （UVM） 標(biāo)準(zhǔn)的約束隨機(jī)功能。用于檢查時(shí)鐘域和低功耗結(jié)構(gòu)的靜態(tài)分析工具開始出現(xiàn)，一些高級(jí) FPGA 團(tuán)隊(duì)甚至開始使用形式分析。

更復(fù)雜的驗(yàn)證方法變得越來越普遍，以減少在啟動(dòng)實(shí)驗(yàn)室中花費(fèi)的時(shí)間并加快最終產(chǎn)品的上市時(shí)間。然而，F(xiàn)PGA 設(shè)計(jì)人員仍然擁有能夠重新編程設(shè)備以修復(fù)通過驗(yàn)證并在實(shí)驗(yàn)室中發(fā)現(xiàn)的錯(cuò)誤的后備位置。隨著 FPGA 片上系統(tǒng) （SoC） 設(shè)計(jì)的出現(xiàn)，即使這種轉(zhuǎn)義機(jī)制也越來越不可用。

FPGA SoC 驗(yàn)證的挑戰(zhàn)

圖 1 顯示了一個(gè)具有代表性的 FPGA SoC，基于多個(gè)供應(yīng)商公開發(fā)布的框圖。芯片的很大一部分仍然是可用于最終產(chǎn)品及其應(yīng)用的傳統(tǒng)可編程邏輯。但是，包含一個(gè)硬核處理器子系統(tǒng)以提供 SoC 級(jí)電源。該子系統(tǒng)通常包括至少兩個(gè)嵌入式處理器、片上存儲(chǔ)器以及各種內(nèi)部和外部接口。

圖 1：除了傳統(tǒng)的用戶可編程邏輯之外，當(dāng)今的 FPGA SoC 還包含多個(gè)處理器和標(biāo)準(zhǔn)接口。

FPGA 團(tuán)隊(duì)在使用此類復(fù)雜芯片進(jìn)入 SoC 時(shí)代時(shí)遇到驗(yàn)證障礙的原因有三個(gè)。首先是重新編譯和重新編程巨大的 FPGA 的時(shí)間。一旦發(fā)現(xiàn)錯(cuò)誤并更改源 RTL 代碼，在高端個(gè)人計(jì)算機(jī)上創(chuàng)建新圖像的過程可能需要一整天。然后必須將圖像下載到 FPGA，這可能需要幾個(gè)小時(shí)。

其次，實(shí)驗(yàn)室調(diào)試過程也是使 FPGA 設(shè)計(jì)功能正確所需時(shí)間的一個(gè)重要因素。一旦將芯片安裝到真正的目標(biāo)系統(tǒng)中，就很難操縱輸入或讀取輸出。協(xié)議分析儀可用于標(biāo)準(zhǔn)總線，但幾乎總是有帶有自定義或 ad hoc 接口的 FPGA 端口。一個(gè)團(tuán)隊(duì)在實(shí)驗(yàn)室中花費(fèi)數(shù)天甚至數(shù)周的時(shí)間試圖追蹤一個(gè)難以捉摸的錯(cuò)誤的來源并不罕見。

根據(jù) FPGA 架構(gòu)，團(tuán)隊(duì)可能必須進(jìn)行多次編譯/程序傳遞，以帶出內(nèi)部信號(hào)以進(jìn)行調(diào)試。一旦發(fā)現(xiàn)錯(cuò)誤，在驗(yàn)證錯(cuò)誤是否已得到解決之前，可能需要更多的編譯/程序通過來嘗試可能的修復(fù)。通常，團(tuán)隊(duì)會(huì)在重新編程之前驗(yàn)證錯(cuò)誤并在模擬中測(cè)試修復(fù)。這是一個(gè)聰明的舉動(dòng)，但會(huì)增加調(diào)試周期的時(shí)間。

問題的第三個(gè)方面在于 FPGA SoC 本身的架構(gòu)。根據(jù)定義，SoC 至少有一個(gè)嵌入式處理器。它可能有幾個(gè)或許多同質(zhì)或異構(gòu)處理器。SoC 的關(guān)鍵在于處理器負(fù)責(zé)控制許多功能塊、存儲(chǔ)器和 I/O 端口之間的數(shù)據(jù)流。如果沒有在其嵌入式處理器上運(yùn)行的軟件，SoC 只能做很少的事情。

這樣做的主要結(jié)果是，必須有某種形式的軟件才能在啟動(dòng)實(shí)驗(yàn)室的 FPGA SoC 處理器上運(yùn)行。在設(shè)計(jì) FPGA 時(shí)，最終產(chǎn)品軟件通常還沒有準(zhǔn)備好，因此開發(fā)團(tuán)隊(duì)經(jīng)常不得不創(chuàng)建特殊的診斷軟件來測(cè)試設(shè)備。這給項(xiàng)目增加了資源負(fù)擔(dān)，因?yàn)樵撥浖仨毰c硬件設(shè)計(jì)并行開發(fā)。

手寫診斷代碼的開發(fā)既耗時(shí)又昂貴，難以維護(hù)，并且功能有限。人類不擅長(zhǎng)并行思考，因此診斷很少會(huì)在設(shè)計(jì)中強(qiáng)調(diào)并發(fā)性、跨多個(gè)線程或多個(gè)處理器進(jìn)行協(xié)調(diào)，或者將塊串在一起形成現(xiàn)實(shí)的最終用戶應(yīng)用程序。結(jié)果是設(shè)計(jì)錯(cuò)誤可能潛伏在 FPGA 中，直到在最終系統(tǒng)集成時(shí)發(fā)現(xiàn)，甚至被客戶發(fā)現(xiàn)。

來自非 FPGA SoC 領(lǐng)域的解決方案

為了解決診斷軟件代碼的困境，F(xiàn)PGA SoC 開發(fā)人員必須從 ASIC 和定制芯片驗(yàn)證這本書中翻開新的一頁。他們可以從自動(dòng)生成多線程、多處理器、自我驗(yàn)證 C 測(cè)試的方法中受益，這些測(cè)試強(qiáng)調(diào) SoC 中的系統(tǒng)級(jí)行為。這些測(cè)試可以加載到嵌入式處理器中并在模擬或硬件加速中運(yùn)行。圖 2 顯示了此方法的工作原理。

圖 2：多線程、多處理器、自驗(yàn)證 C 測(cè)試用例可以從基于圖形的 SoC 場(chǎng)景模型自動(dòng)生成。

測(cè)試用例生成器的來源是一個(gè)基于圖形的場(chǎng)景模型，它捕獲了預(yù)期的芯片行為和驗(yàn)證計(jì)劃。生成器分析圖表以確定設(shè)計(jì)的功能，然后生成一組測(cè)試用例，使用嵌入式處理器驗(yàn)證這些功能。C 代碼被編譯并下載到處理器中，并在模擬或模擬加速中運(yùn)行，就像任何其他軟件一樣。

這些測(cè)試用例旨在強(qiáng)調(diào) FPGA 設(shè)計(jì)，在多個(gè)處理器上并行運(yùn)行多個(gè)線程以測(cè)試并發(fā)功能。由于某些測(cè)試用例將從 FPGA 輸入中提取數(shù)據(jù)或?qū)?shù)據(jù)發(fā)送到其輸出，因此這種方法在測(cè)試臺(tái)中包含一個(gè)運(yùn)行時(shí)組件，用于協(xié)調(diào)處理器和 I/O 活動(dòng)。驗(yàn)證團(tuán)隊(duì)可以輕松連接到標(biāo)準(zhǔn) UVM 驗(yàn)證組件 （VC）。

創(chuàng)建場(chǎng)景模型很簡(jiǎn)單，因?yàn)樗鼈兎从沉嗽O(shè)計(jì)中的數(shù)據(jù)流并且類似于 SoC 框圖。這種初始投資能夠生成幾乎無限的測(cè)試用例以在模擬中運(yùn)行。如果有合適的 I/O 引腳連接可用，甚至可以在編程的 FPGA 上運(yùn)行這些測(cè)試用例。

這種生成方法為 FPGA 開發(fā)人員提供了對(duì)傳統(tǒng)“燒毀和攪動(dòng)”重新編程周期的巨大改進(jìn)，因?yàn)樵趯?shí)驗(yàn)室中一個(gè)一個(gè)地發(fā)現(xiàn)了錯(cuò)誤。自動(dòng)化測(cè)試用例可以節(jié)省開發(fā)時(shí)間、提供更徹底的驗(yàn)證并節(jié)省資源，因?yàn)榍度胧匠绦騿T不必開發(fā)一次性診斷。結(jié)果是更快、更可預(yù)測(cè)的 FPGA 開發(fā)計(jì)劃，即使是最復(fù)雜的 SoC 設(shè)計(jì)也是如此。

審核編輯：郭婷