高質(zhì)量的電路布局布線是芯片設(shè)計(jì)成功的先決條件，而耗時(shí)且繁瑣的布局規(guī)劃是實(shí)現(xiàn)高質(zhì)量布局布線的關(guān)鍵。宏單元，主要包括存儲(chǔ)單元以及各種定制IP，是集成電路的主要功能模塊。傳統(tǒng)的布局規(guī)劃需要手動(dòng)試錯(cuò)來實(shí)現(xiàn)良好的數(shù)據(jù)流。一旦所有宏單元被布局后，剩余的空間都將留給標(biāo)準(zhǔn)單元。只有將每一個(gè)宏單元都放在合適的位置，才能實(shí)現(xiàn)所需的性能、功耗、面積（PPA）目標(biāo)。

根據(jù)芯片的大小和復(fù)雜性，布局規(guī)劃的迭代時(shí)間可以從幾天到幾周不等。隨著人工智能（AI）、高性能計(jì)算（HPC）、以及超大規(guī)模數(shù)據(jù)中心等新興領(lǐng)域的崛起，能夠滿足用戶需求的芯片所需的設(shè)計(jì)更為復(fù)雜，架構(gòu)也更加獨(dú)特，布局規(guī)劃的工作量也隨之迅速增加。如果采用傳統(tǒng)的人工布局規(guī)劃方法，開發(fā)者們只能將宏單元放在模塊的邊緣，這樣就可能會(huì)導(dǎo)致?lián)砣驘o法達(dá)成最優(yōu)解決方案。

因此，開發(fā)者們希望能夠找到一個(gè)解決方案，既能減少布局規(guī)劃的迭代數(shù)量，又能實(shí)現(xiàn)開發(fā)者們所追求的結(jié)果質(zhì)量目標(biāo)。新思科技的IC Compiler? II和Fusion Compiler?布局及繞線解決方案就是一個(gè)完美的答案，這是一種可以自動(dòng)進(jìn)行布局規(guī)劃的新技術(shù)，可以幫助開發(fā)者節(jié)省數(shù)日、數(shù)周、甚至多達(dá)數(shù)月的時(shí)間。

案例分享：GUC的兩組測試

Global Unichip Corp（GUC，以下簡稱“創(chuàng)意電子”）多年來成功在3nm及5nm等先進(jìn)工藝節(jié)點(diǎn)上采用新思科技的數(shù)字實(shí)現(xiàn)流程，為了滿足客戶對(duì)高性能應(yīng)用，如AI、HPC、5G、智能汽車、物聯(lián)網(wǎng)等領(lǐng)域不斷增長的迫切需求，創(chuàng)意電子需要簡化芯片設(shè)計(jì)周期，從而能夠幫助客戶加速其產(chǎn)品上市。

在創(chuàng)意電子的一個(gè)復(fù)雜的SoC中，存儲(chǔ)器數(shù)量可多達(dá)2000個(gè)，因此布局規(guī)劃對(duì)GUC來說是一個(gè)巨大的挑戰(zhàn)，因此GUC需要一個(gè)解決方案來提升其布局和繞線上的設(shè)計(jì)生產(chǎn)力。

創(chuàng)意電子在他們的一個(gè)12nm HPC芯片的設(shè)計(jì)中使用了新思科技的FreeForm Macro Placement技術(shù)，大幅降低了其布局布線設(shè)計(jì)的復(fù)雜性，并將流片時(shí)間提前了數(shù)月。

創(chuàng)意電子曾用相同的布局布線流程進(jìn)行了兩次并行測試。在第一次測試中，創(chuàng)意電子使用傳統(tǒng)的迭代過程進(jìn)行了布局規(guī)劃，再使用新思科技的IC Compiler II來完成其余的布局繞線步驟。在第二次測試中，該團(tuán)隊(duì)在一開始就使用了新思科技的IC Compiler II的FreeForm Macro Placement技術(shù)來自動(dòng)完成設(shè)計(jì)流程中的布局規(guī)劃部分。連通性驅(qū)動(dòng)的FreeForm Macro Placement技術(shù)具備擁塞認(rèn)知的能力，可以同時(shí)置放標(biāo)準(zhǔn)單元和宏單元以獲得更好的設(shè)計(jì)質(zhì)量。宏觀布局引擎能夠同時(shí)優(yōu)化標(biāo)準(zhǔn)單元和宏單元的線長、時(shí)序、和功耗。

對(duì)比兩次測試，創(chuàng)意電子發(fā)現(xiàn)在第二種情況下，也就是使用FreeForm Macro Placement 技術(shù)的單一流程時(shí)，PPA結(jié)果得到大幅改善：

翻轉(zhuǎn)功耗降低了14%，線長減少了19%。

更好的變壓比降低了漏電功耗。

由于有更好的總線長和總電容，動(dòng)態(tài)功耗更低。

由于宏單元到標(biāo)準(zhǔn)單元路徑更短，沒有出現(xiàn)抖動(dòng)違例，因此獲得了更好的信號(hào)完整性。

新思科技的IC Compiler II FreeForm Macro Placement大幅降低了我們在布局規(guī)劃上花費(fèi)的時(shí)間，幫助我們實(shí)現(xiàn)了滿意的ASIC設(shè)計(jì)目標(biāo)，以及業(yè)界領(lǐng)先的PPA指標(biāo)。該技術(shù)不僅能夠減少布局規(guī)劃的重復(fù)迭代，還能實(shí)現(xiàn)最佳的時(shí)序和阻塞，助力我們協(xié)助客戶完成其在下一代人工智能硬件、高性能計(jì)算、智能汽車、5G以及物聯(lián)網(wǎng)等領(lǐng)域中所要求的嚴(yán)苛的設(shè)計(jì)和產(chǎn)品交付目標(biāo)。

林景源博士

創(chuàng)意電子資深副總經(jīng)理

ML+Macro Placement

實(shí)現(xiàn)布局規(guī)劃新高度

除了FreeForm Macro Placement技術(shù)之外，新思科技IC Compiler II還應(yīng)用了新一代由機(jī)器學(xué)習(xí)（ML）驅(qū)動(dòng)的Macro Placement技術(shù)，進(jìn)一步強(qiáng)化了其功能?；跈C(jī)器學(xué)習(xí)的技術(shù)利用強(qiáng)大的宏觀布局引擎，能夠根據(jù)從之前的設(shè)計(jì)結(jié)果中所收集到的數(shù)據(jù)，預(yù)測宏單元布局的設(shè)計(jì)結(jié)果質(zhì)量， 并為阻塞和時(shí)序創(chuàng)建盡可能優(yōu)化的開箱即用的Macro Placement。該技術(shù)可以預(yù)測擁塞、線長，和總負(fù)時(shí)序裕量，并顯著減少人工調(diào)整工作。通過迅速地自動(dòng)探索數(shù)百個(gè)布局規(guī)劃，該技術(shù)可以創(chuàng)建出性能極佳的布局規(guī)劃。

機(jī)器學(xué)習(xí)的模型會(huì)在使用過程中一直被訓(xùn)練，而且可用來提供訓(xùn)練的數(shù)據(jù)越多，這一技術(shù)就會(huì)變得越智能。由于集成電路的巨大探索空間，特別是那些動(dòng)輒運(yùn)用到數(shù)千個(gè)宏的人工智能架構(gòu)，機(jī)器學(xué)習(xí)技術(shù)非常適合解決布局規(guī)劃設(shè)計(jì)所面臨的挑戰(zhàn)。而且來自用戶或該工具出廠時(shí)所預(yù)載的機(jī)器學(xué)習(xí)數(shù)據(jù)庫中的機(jī)器學(xué)習(xí)數(shù)據(jù)都會(huì)被保存下來，供其他設(shè)計(jì)重復(fù)使用。

IC Compiler II和Fusion Compiler是新思科技數(shù)字設(shè)計(jì)系列產(chǎn)品中的一部分，該系列是業(yè)界首個(gè)人工智能增強(qiáng)的云端設(shè)計(jì)解決方案，重新定義了傳統(tǒng)EDA工具在綜合、布局布線、及驗(yàn)證簽核等方面的界限，并致力于提供業(yè)界領(lǐng)先的PPA和盡可能縮短的結(jié)果時(shí)間。此外，新思科技也已將許多IP集成到該解決方案中。

芯片的布局規(guī)劃標(biāo)示了所有基礎(chǔ)元件的位置。理想情況下，宏單元和標(biāo)準(zhǔn)單元的擺放都應(yīng)該遵守芯片的數(shù)據(jù)流，以實(shí)現(xiàn)適用于目標(biāo)應(yīng)用的最佳PPA。在創(chuàng)意電子的例子中，他們成功實(shí)現(xiàn)將翻轉(zhuǎn)功耗降低14%，線長減少19%。

傳統(tǒng)的布局規(guī)劃是手動(dòng)且耗時(shí)的流程，新思科技的IC Compiler II和Fusion Compiler數(shù)字實(shí)現(xiàn)解決方案中的全新自動(dòng)化和由機(jī)器學(xué)習(xí)驅(qū)動(dòng)的技術(shù)是解決布局規(guī)劃難題的完美答案，不但可以大幅簡化布局規(guī)劃的迭代數(shù)量，還能夠獲得更好的結(jié)果及生產(chǎn)力，滿足開發(fā)者對(duì)設(shè)計(jì)質(zhì)量和時(shí)間的雙需求。