經(jīng)過(guò)邏輯綜合過(guò)程后，Verilog代碼被轉(zhuǎn)化成門(mén)級(jí)網(wǎng)單，轉(zhuǎn)化后的門(mén)級(jí)網(wǎng)單需要被驗(yàn)證與Verilog代碼功能是否一致，需要進(jìn)行門(mén)級(jí)仿真。

Verilog代碼的仿真可以被稱(chēng)為功能仿真，可以驗(yàn)證Verilog代碼功能與設(shè)計(jì)需求是否一致。

驗(yàn)證Verilog代碼過(guò)程中需要編寫(xiě)測(cè)試平臺(tái)文件tb.vhd，該平臺(tái)文件仍可以在門(mén)級(jí)仿真中使用。門(mén)級(jí)仿真所用的仿真器（仿真工具，如

Modelsim）與功能仿真相同，門(mén)級(jí)仿真還需要邏輯綜合保存的文件：門(mén)級(jí)網(wǎng)表文件和時(shí)序反標(biāo)文件（時(shí)序相關(guān)信息），門(mén)級(jí)網(wǎng)表文件所用的底層電路（如：與門(mén)）的特性信息在庫(kù)文件中，庫(kù)文件由芯片制造公司提供，各個(gè)芯片制造公司的庫(kù)文件因其元器件性能的差異而不同。

綜上，門(mén)級(jí)仿真基于測(cè)試平臺(tái)文件、門(mén)級(jí)網(wǎng)表文件、時(shí)序反標(biāo)文件、庫(kù)文件，可以進(jìn)行更精確的仿真。設(shè)計(jì)人員除了可以通過(guò)門(mén)級(jí)仿真驗(yàn)證門(mén)級(jí)網(wǎng)單與Verilog代碼功能是否一致，還可以檢查門(mén)級(jí)電路的時(shí)序是否正確。

圖片來(lái)源：學(xué)堂在線(xiàn)《IC設(shè)計(jì)與方法》

門(mén)級(jí)仿真的過(guò)程與功能仿真過(guò)程相類(lèi)似，不同之處在于需要將庫(kù)文件重新編譯，庫(kù)文件編譯結(jié)束后，依次編譯門(mén)級(jí)網(wǎng)單、測(cè)試平臺(tái)、時(shí)序反標(biāo)文件，并編寫(xiě)時(shí)序反標(biāo)的命令文件。

如果仿真工具采用Modelsim，時(shí)序反標(biāo)文件可以?xún)?nèi)嵌在Modelsim工具中，不需編譯。如果采用NC仿真工具，還需要進(jìn)行Elborate（個(gè)人理解Elborate步驟是進(jìn)行精細(xì)化的設(shè)定）。

最后進(jìn)行仿真并檢查結(jié)果。

圖片來(lái)源：學(xué)堂在線(xiàn)《IC設(shè)計(jì)與方法》

編譯庫(kù)文件時(shí)，需將底層門(mén)級(jí)電路單獨(dú)建立庫(kù)，而不能將庫(kù)文件混入到芯片設(shè)計(jì)代碼中。這是因?yàn)閹?kù)文件中有數(shù)百個(gè)元器件，混入芯片設(shè)計(jì)代碼中，難以定位由設(shè)計(jì)人員自主設(shè)計(jì)的部分。

因?yàn)樵O(shè)計(jì)方案最終確定前需要反復(fù)修改，所以編譯過(guò)程會(huì)反復(fù)進(jìn)行，庫(kù)文件也需要重新編譯，需要及時(shí)清理過(guò)去編譯的內(nèi)容。

因?yàn)殚T(mén)級(jí)網(wǎng)單的仿真步長(zhǎng)（根據(jù)網(wǎng)絡(luò)資料理解：連續(xù)系統(tǒng)仿真中設(shè)置的最小時(shí)間間隔）和庫(kù)文件的仿真步長(zhǎng)不一定相同，需要設(shè)置統(tǒng)一的仿真步長(zhǎng)。底層單元庫(kù)（庫(kù)文件）仿真步長(zhǎng)通常設(shè)置在ps（皮秒，1s=10-12s）量級(jí)，設(shè)計(jì)人員編寫(xiě)的芯片代碼仿真步長(zhǎng)通常設(shè)置在ns（納秒，1ns=10-9s）量級(jí)。

進(jìn)行門(mén)級(jí)仿真前，時(shí)序反標(biāo)信息需要標(biāo)注到門(mén)級(jí)網(wǎng)單中。標(biāo)注方式采用Verilog代碼中$sdfannotate系統(tǒng)任務(wù)，$sdfannotate系統(tǒng)任務(wù)可以向仿真工具輸入門(mén)級(jí)網(wǎng)單的時(shí)序信息。

下圖是門(mén)級(jí)仿真的結(jié)果。偏上的圖片中，延時(shí)顯示的是1ns，長(zhǎng)于門(mén)元器件的延時(shí)，意味著時(shí)序反標(biāo)可能不正確。當(dāng)時(shí)序反標(biāo)不正確時(shí)，庫(kù)文件會(huì)采用默認(rèn)延時(shí)，即該庫(kù)文件的默認(rèn)延時(shí)是1ns。時(shí)序反標(biāo)不正確的原因可能是反標(biāo)文件名錯(cuò)誤、反標(biāo)流程錯(cuò)誤等。

偏下的圖片是反標(biāo)正確的結(jié)果，延時(shí)在0.1ns左右。正常情況下，下圖所映射的電路輸出應(yīng)該從3直接變?yōu)?，但實(shí)際輸出由3變?yōu)?，再變?yōu)?，再變?yōu)?，所對(duì)應(yīng)的波形會(huì)顯示出毛刺。如果該輸出只作為狀態(tài)信號(hào)（只在信號(hào)穩(wěn)定時(shí)作為輸入）或輸出指示（如指示發(fā)光二極管發(fā)光），沒(méi)有什么影響，其他情況需要考慮毛刺的影響。

圖片來(lái)源：學(xué)堂在線(xiàn)《IC設(shè)計(jì)與方法》

審核編輯 ：李倩