傳統(tǒng)的微控制器 （MCU） 架構（具有處理器、片上閃存和外設輸入或輸出設備）40 多年來基本保持不變。然而，新興的應用和用例正在顛覆這一長期建立的設計范式，不斷變化的系統(tǒng)要求要求：

大量代碼和/或

大量的加工和性能

例如，考慮小型連接設備的激增，例如物聯(lián)網(wǎng)端點或運行高級蜂窩或無線協(xié)議（如LTE-M，NB-IoT或Wi-Fi）的可穿戴設備。這些通信堆棧包含大量代碼，由于應用軟件的龐大尺寸，通常不適合MCU的嵌入式閃存。

或者考慮人工智能 （AI） 和推理應用程序的快速增長，這些應用程序需要在網(wǎng)絡邊緣具有大量的數(shù)據(jù)處理性能，這反過來又會導致高水平的功耗。為了滿足這些對更高性能和更高功率效率的雙重競爭要求，設計人員可以在更現(xiàn)代的工藝技術（如 22nm 甚至更精細的幾何形狀）上構建設計。但是，這些較新的工藝節(jié)點不提供片上閃存。

這些用例給邊緣設備設計人員帶來了挑戰(zhàn)：如何設計一種架構，提供所需的性能和內存空間來執(zhí)行大量代碼，同時遵守極低的功耗和更小的芯片尺寸的限制。

內存擴展架構

答案是將部分或全部MCU閃存放置在片外，以就地執(zhí)行或XiP模式運行。XiP 是一種直接從外部閃存執(zhí)行代碼的方法，而不是先將其從閃存復制到 RAM，然后從該 RAM 執(zhí)行程序。由于XiP架構中的閃存位于芯片外部，因此設計人員不受芯片上存儲器數(shù)量的限制 - 外部存儲器可以根據(jù)需要大，以高效處理非常大的代碼集。

這種新型MCU架構的一個主要例子是恩智浦的RT系列“交叉處理器”，例如 i.MX RT1050。設計靈活性是這些器件的主要優(yōu)勢之一，因為它們不包括內部閃存，而是使用外部存儲器，這使得這些MCU能夠適應應用所需的任何大小的代碼和數(shù)據(jù)存儲器空間。此外，通過從芯片中移除嵌入式閃存，恩智浦能夠在芯片上放置其他功能，以幫助優(yōu)化以提高性能或能效。

將閃存放置在片外還可以在更先進的工藝節(jié)點（低于 40nm）中制造處理器，以支持更高的處理速度、更高的能效和更低的成本。嵌入閃存具有挑戰(zhàn)性，尤其是在現(xiàn)代工藝技術中，嵌入閃存所需的額外制造步驟會顯著增加硅的成本。采用片上閃存設計的MCU必須吸收工藝成本（比不帶閃存的相同工藝版本貴約30%至40%），以及閃存本身的面積成本。

然而，要打造成功的XiP架構，設計人員不能只使用任何閃存。串行閃存通常用于應用程序存儲，例如PC中的BIOS。為此，閃存模塊的性能或電源效率并不是特別重要，因為它僅在啟動時用于將閃存的內容復制到RAM。但是，當閃存在 XiP 架構中使用時，軟件會按需從外部存儲器中獲取，這意味著高性能和電源效率變得至關重要。

Adesto設計了一種閃存器件，該器件經過專門優(yōu)化，可用作XiP微架構的外部存儲器。Adesto EcoXiP Octal xSPI 非易失性存儲器 （NVM） 利用串行閃存技術的進步來滿足高性能要求，使閃存設備能夠通過隨機訪問來響應來自恩智浦 RT1050 等設備的讀取請求，并以低延遲和高吞吐量提供指令和數(shù)據(jù)。

閃存挑戰(zhàn)1：性能瓶頸

在XiP架構中構建外部閃存系統(tǒng)以用作隨機存取存儲器存在許多挑戰(zhàn)。首先，處理器和外部閃存是獨立的設備，通過串行總線接口連接。在傳統(tǒng)的串行接口中，數(shù)據(jù)通過一條線路串行傳輸。這會帶來性能瓶頸和數(shù)據(jù)流延遲，尤其是在具有高性能要求的系統(tǒng)中。

Adesto 設計的 EcoXiP 能夠快速響應來自主機 MCU 的讀取請求，并以低延遲和高吞吐量提供指令和數(shù)據(jù)。事實上，EcoXiP 器件符合 JEDEC 最新的八通道 SPI 協(xié)議 （xSPI），使通信速度比單線串行閃存快得多。EcoXiP 提供多線智能串行外設接口，以加快 CPU 和外部閃存之間的數(shù)據(jù)流，允許數(shù)據(jù)一次通過八條并行數(shù)據(jù)線傳輸。

此外，EcoXiP 還具有雙倍數(shù)據(jù)速率 （DDR），這是高速 DRAM 中常見的功能。DDR 的工作原理是在串行時鐘的上升沿和下降沿上發(fā)送數(shù)據(jù)位。現(xiàn)代串行閃存設備的時鐘速度大于 100MHz，并且由于發(fā)送數(shù)據(jù)位只需要半個時鐘周期，DDR 有可能使外部存儲器的吞吐量翻倍。將八通道接口與 DDR 功能相結合，可將 xSPI 協(xié)議在單線串行閃存上的吞吐量提高 16 倍。

EcoXiP 還通過減少命令接口的開銷來解決延遲問題?！皫Q行的突發(fā)讀取”命令的“連續(xù)”模式通過減少后續(xù)數(shù)據(jù)讀取所需的時鐘周期數(shù)，可以更快地訪問數(shù)據(jù)。使用此命令消除了發(fā)送命令和地址的需要，然后在連續(xù)緩存未命中等待陣列訪問時間（虛擬周期）。這樣可以在此類訪問中節(jié)省大約 20 個周期，從而減少 CPU 看到的平均延遲。

圖2 八進制相對于四進制的性能優(yōu)勢隨著失效率的提高（失誤率）的增加而增加

閃存挑戰(zhàn)2：電源效率

構建具有獨立CPU和外部閃存的XiP系統(tǒng)的另一個挑戰(zhàn)是，除了互連所需的能量外，為這兩個獨立設備供電可能會增加系統(tǒng)的總能耗。EcoXiP 的設計通過在 XiP 模式下提供有競爭力的功耗來降低這種風險。對于 133MHz 八通道 SPI 讀取，EcoXiP 讀取電流通常為 35mA，約為類似八通道 SPI 器件速率的一半。此外，EcoXiP 還提供可配置強度的 I/O 驅動程序。優(yōu)化驅動程序的強度可最大程度地降低 CPU 和 EcoXiP 之間通信所需的功耗。

圖3 EcoXiP相對于競爭對手八通道器件的功耗優(yōu)勢 – 通過恩智浦 i.MX RT1050的CoreMark測試顯示，該測試具有指令緩存失效功能，可模擬任務切換和中斷處理

此外，EcoXiP 在 CPU 不需要閃存時提供深度省電和超深度掉電模式。在超深省電模式下，該器件通常消耗 200 納安電流，功耗極低，對喚醒時間的影響很小。

超深省電模式提供了XiP相對于基于RAM的系統(tǒng)的另一個優(yōu)勢。在該模式下，閃存的功耗明顯低于片上SRAM或外部DRAM。一些基于 RAM 的系統(tǒng)設計人員會選擇在深度睡眠時關閉內存電源，但這需要從外部閃存重新加載 RAM，這是一項耗時且耗電的操作。

閃存挑戰(zhàn)3：無線更新

XiP系統(tǒng)設計人員面臨的另一個挑戰(zhàn)是提供一種對外部閃存上的程序信息執(zhí)行無線（OTA）更新的方法。使用 OTA 更新寫入閃存可能會在較長時間內阻止閃存響應讀取，從而阻止系統(tǒng)更新所需的下一條指令，從而導致處理死鎖。

EcoXiP 的并發(fā)讀寫（也稱為隨寫而讀或 RWW）允許主機處理器繼續(xù)從閃存陣列的分區(qū)讀取，同時修改另一部分的數(shù)據(jù)。例如，涉及對串行閃存的擦除和編程操作的定期數(shù)據(jù)記錄不會使XiP程序處于暫停狀態(tài)。借助 RWW 功能，編程期間的指令和數(shù)據(jù)獲取在閃存的不同分區(qū)中照常進行。

Adesto與微電子行業(yè)開放標準和出版物的全球領導者JEDEC密切合作，為MCU如何與XiP架構中的串行閃存設備通信建立標準。Adesto 是第一家實施所有串行閃存 JEDEC 標準（包括 JESD216D、JESD251 和 JESD252）的閃存制造商，因此遵守這些標準的設計人員可以可靠地實施 EcoXiP，以構建針對 XiP 架構優(yōu)化的高級設備。

結論

雖然片外閃存不是芯片設計人員面臨的所有挑戰(zhàn)的答案，甚至不是每個系統(tǒng)或應用的答案，但XiP架構能夠支持可擴展的外部軟件和數(shù)據(jù)存儲器空間，以滿足新興用例，特別是邊緣物聯(lián)網(wǎng)和人工智能應用。將外部串行閃存與嵌入式處理器結合使用，可提供高度可擴展的平臺，以應對當今不斷發(fā)展的嵌入式系統(tǒng)的許多挑戰(zhàn)。

審核編輯：郭婷