Address collision 指的是RAM的兩個(gè)port同時(shí)訪問(wèn)相同的地址可能導(dǎo)致數(shù)據(jù)發(fā)生錯(cuò)誤的情況。在Xilinx中，不同的RAM，不同的RAM配置會(huì)導(dǎo)致address collision時(shí)不同的數(shù)據(jù)結(jié)果。

Distributed RAM

對(duì)于DRAM，寫(xiě)數(shù)據(jù)是 synchronous write，需要一個(gè)時(shí)鐘周期， 讀數(shù)據(jù)是 asynchronous read，當(dāng)前時(shí)鐘周期就能讀出數(shù)據(jù)。因此當(dāng)在某一個(gè)cycle讀寫(xiě)同時(shí)訪問(wèn)同一地址時(shí)，讀數(shù)據(jù)是 old data，即該地址原存放的數(shù)據(jù)而不是新要寫(xiě)入的數(shù)據(jù)。

Block RAM

BRAM的讀寫(xiě)都是 synchronous。BRAM的兩個(gè)Port分別為 PortA 和 PortB。

我們可以將 BRAM address collision 分為以下三類。

PortA 和 PortB 同時(shí)讀數(shù)據(jù)

兩個(gè)Port都會(huì)正確讀出該地址中的數(shù)據(jù)。

PortA 和 PortB 同時(shí)寫(xiě)入數(shù)據(jù)

該地址最終被寫(xiě)入的數(shù)據(jù)是 non-deterministic。因此設(shè)計(jì)中要避免兩個(gè)port同時(shí)寫(xiě)數(shù)據(jù)的address collision。

PortA 寫(xiě)數(shù)據(jù)同時(shí) PortB 讀數(shù)據(jù)，或者是 PortA 讀數(shù)據(jù)同時(shí) PortB 寫(xiě)數(shù)據(jù)

在這種情況下，數(shù)據(jù)總是會(huì)被正確寫(xiě)入到RAM中，但是讀出的數(shù)據(jù)內(nèi)容則依賴于BRAM的配置。BRAM的write mode可以配置為三種模式，write first，read first 和 no change。

下圖為不同配置下的數(shù)據(jù)讀寫(xiě)結(jié)果?？梢钥吹疆?dāng) write port 配置為 READ_FIRST時(shí)，不管 read port 如何配置，都會(huì)讀出 old data。而當(dāng) write port 配置為 WRITE_FIRST 或 NO_CHANGE時(shí)，不管 read port 如何配置，讀數(shù)據(jù)都是 X，即 undeterministic。因此在可能發(fā)生address collision 的BRAM，一般將兩個(gè) port都配置為 READ_FIRST，以確保數(shù)據(jù)讀出的正確。

Ultra RAM

URAM的讀寫(xiě)也都是 synchronous。URAM比較有意思的一點(diǎn)是，PortA 總是先于 PortB 執(zhí)行操作，因此在 address collision 我們會(huì)看到不同于BRAM的結(jié)果。

PortA寫(xiě)，PortB讀。PortB 會(huì)讀出new data。（因?yàn)镻ortA先執(zhí)行，所以在PortB讀執(zhí)行時(shí)，new data已經(jīng)寫(xiě)入RAM中了）

PortA讀，PortB寫(xiě)。PortA 會(huì)讀出old data。（同樣的，這也是因?yàn)镻ortA先執(zhí)行）

PortA寫(xiě)，PortB寫(xiě)。最終該地址寫(xiě)入的值是PortB的值。（PortB因?yàn)楹髨?zhí)行會(huì)覆蓋PortA寫(xiě)的值）

Reference

《UltraScale Architecture Configurable Logic Block》

《UltraScale Architecture Memory Resources》

審核編輯 ：李倩