寄存器傳輸級（RTL）開發(fā)者經(jīng)常并不清楚自己的芯片設(shè)計方案將會對功耗、性能和面積（PPA）產(chǎn)生怎樣的影響。要是能早早掌握這些信息，情況會怎樣呢？RTL設(shè)計的開發(fā)方式會因此發(fā)生怎樣的變化？這會對產(chǎn)品的價值帶來什么樣的影響？

一般來說，很多RTL開發(fā)者對物理實現(xiàn)過程知之甚少。他們一旦開發(fā)出模塊，完成后就將模塊交給實現(xiàn)團(tuán)隊進(jìn)行整合。但對于設(shè)計的PPA目標(biāo)而言，很可能有另一套更優(yōu)的算法或架構(gòu)方案。而等到物理實現(xiàn)開發(fā)者發(fā)現(xiàn)這些影響時，往往已經(jīng)來不及再對RTL進(jìn)行有意義的變更。此外，實現(xiàn)報告幾乎不能為RTL開發(fā)者提供如何突破PPA瓶頸的指導(dǎo)。

現(xiàn)在，有一種方法可以讓RTL開發(fā)者在熟悉的環(huán)境中調(diào)試相關(guān)問題，并在芯片設(shè)計的早期階段做出有效的變更。新思科技RTL Architect物理感知RTL分析、探索和優(yōu)化系統(tǒng)與其市場領(lǐng)先的Verdi自動調(diào)試系統(tǒng)相集成，在一個大多數(shù)RTL開發(fā)者都非常熟悉的環(huán)境中提供了這些洞見。本文將進(jìn)一步介紹這種工具集成給開發(fā)者帶來了怎樣的全新“超能力”。

PPA不必等RTL設(shè)計完成再考慮????????

RTL開發(fā)者總是以驗證為中心，他們多數(shù)都擁有前端RTL和驗證方面的專業(yè)知識，但很少有人懂得后端綜合和布局布線。RTL開發(fā)者往往專注于構(gòu)建功能RTL，對其進(jìn)行仿真，從而確保代碼按預(yù)期運(yùn)行。他們向來認(rèn)為完整綜合屬于后端問題。PPA和代碼問題的解決通常都會放到設(shè)計流程的后期。直到現(xiàn)在，RTL開發(fā)者還沒有一種工具或方法可以將PPA反饋并整合進(jìn)自己的RTL設(shè)計工具包。

如果沒有辦法探索和了解塊級RTL對分區(qū)、子芯片或芯片等更高層級的影響，也就無法通過簡單的方式來快速執(zhí)行增量式RTL綜合。因此，只有等到數(shù)星期乃至數(shù)月后，當(dāng)RTL被移交給物理芯片設(shè)計團(tuán)隊進(jìn)行實現(xiàn)時，問題才可能被發(fā)現(xiàn)。到那時，往往很難通過改變設(shè)計來改善PPA，變更設(shè)計會破壞測試、時序和功耗約束。所以，改善PPA的工作只好交給后端團(tuán)隊。但是，等到布局布線階段再來改善PPA，不僅會導(dǎo)致PPA增益變小，還會讓運(yùn)行時間變長。對于先進(jìn)節(jié)點，由于必須遵守大量的代工規(guī)則，移動單元和線路會更加困難，因此要想在實現(xiàn)過程中提升PPA，挑戰(zhàn)性也會更大。

另一種常見的情況是在RTL綜合時保留較大的裕量。這時，在RTL設(shè)計進(jìn)入布局布線階段后，后端開發(fā)者必須解決裕量過大的問題，并采用優(yōu)化技術(shù)來達(dá)到其PPA要求。另外，芯片設(shè)計流程越到后面，任何變更所能產(chǎn)生的影響也就越小。因此，這種方法并不能對設(shè)計產(chǎn)生有意義的影響，也不能讓開發(fā)者以恰當(dāng)?shù)姆绞届`活地定位他們的產(chǎn)品。

物理優(yōu)化RTL，收斂速度高達(dá)5倍

PPA表現(xiàn)更佳

RTL Architect與Verdi平臺的集成，讓RTL開發(fā)者能夠盡早地解決問題，而不必等到實現(xiàn)團(tuán)隊去發(fā)現(xiàn)。這將對PPA產(chǎn)生更大的影響，同時縮短實現(xiàn)所需時間。

RTL Architect是業(yè)界首個集成了簽核技術(shù)的物理感知RTL分析、探索和優(yōu)化系統(tǒng)。該解決方案采用一個快速、多維實現(xiàn)預(yù)測引擎來預(yù)測PPA和RTL變化的擁塞影響。集成Verdi系統(tǒng)后，RTL開發(fā)者可以在熟悉的環(huán)境中解決PPA瓶頸問題。RTL Architect會在后臺進(jìn)行預(yù)測性綜合和實現(xiàn)，并提供相關(guān)報告，因此RTL開發(fā)者不需要具備物理設(shè)計方面的背景，就能獲得所需結(jié)果。

具體的工作流程如下：

• RTL Architect執(zhí)行快速、預(yù)測性綜合和實現(xiàn)。
• RTL用戶啟動Verdi調(diào)試環(huán)境，然后從RTL Architect讀取RTL和PPA數(shù)據(jù)。
• Verdi系統(tǒng)顯示一個支持排序/篩選的高級表格，如基于時序的最差模塊、最差功耗和最嚴(yán)重?fù)砣?。該表按層次和結(jié)構(gòu)/線路匯總了時序、功耗和擁塞的指標(biāo)數(shù)據(jù)。因此，RTL開發(fā)者可以輕松查看一些信息，比如某個特定case語句的功耗，或者某個特定塊引起的總擁塞情況。
• 熟悉Verdi環(huán)境的RTL開發(fā)者可以看到其RTL的各種PPA指標(biāo)，并根據(jù)這個眾所周知的設(shè)置進(jìn)行修改。
• 完成RTL代碼修改后，RTL開發(fā)者可以再次使用RTL Architect來分析時序、功耗和擁塞情況。

總的來說，這兩個解決方案的集成在綜合/實現(xiàn)開發(fā)者和RTL開發(fā)團(tuán)隊之間搭建了一個極好的溝通橋梁。PPA數(shù)據(jù)庫可以輕松實現(xiàn)共享，以便向RTL開發(fā)者提供各種實現(xiàn)質(zhì)量指標(biāo)。

▲RTL Architect與Verdi的雙向鏈路

除了提升PPA表現(xiàn)外，RTL Architect與Verdi環(huán)境的集成還能夠減少RTL的移交量，與傳統(tǒng)的綜合和后端芯片設(shè)計流程相比，開發(fā)進(jìn)度加快了3到5倍。統(tǒng)一的GUI工作臺為各團(tuán)隊提供了層次結(jié)構(gòu)、布局、單元和RTL代碼的多層次視圖。無論RTL開發(fā)者是要定位時序瓶頸，發(fā)現(xiàn)功耗問題，識別邏輯或布局造成的擁塞，還是要優(yōu)化平面圖，他們都可以在自己熟悉的Verdi環(huán)境中完成。

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