英特爾很快將在“Intel 4”E-Core 芯片中展示其稱為 PowerVia 的下一代背面供電技術(shù)。

英特爾的背面供電實驗芯片基于未命名的節(jié)能“E 核”，并在Intel4工藝技術(shù)上實現(xiàn)。英特爾將在 2023 年 VLSI 技術(shù)和電路研討會上公布的調(diào)查結(jié)果表明，英特爾的 PowerVia 在核心的大部分區(qū)域?qū)崿F(xiàn)了超過 90% 的標(biāo)準(zhǔn)單元利用率，同時還提供了超過 5% 的時鐘速度提升，因為減少了紅外壓降。英特爾準(zhǔn)備展示的一張圖片似乎證明了這一點，盡管無法評估類似內(nèi)核在實際工作負載中的表現(xiàn)。

英特爾 PowerVia 演示即將推出：利用芯片背面的獨立模塊實現(xiàn)功率傳輸。

VLSI已在推特上發(fā)布了英特爾 PowerVia 實施的第一眼，并將在 6 月開始的 2023 年 VLSI 研討會期間進行演示。在推文中，VLSI 展示了英特爾在芯片背面實施 PowerVia 的情況，該芯片被提及使用“Intel 4”工藝節(jié)點并搭載全 E-Core 實施。

Intel 4 芯片看起來像是基于舊的 LGA1151/LGA1200 設(shè)計，因為它的形狀是方形的，并且在封裝下方有一個輔助裸片。這是您通常會看到大量小型晶體管的區(qū)域，但其中大部分已被 PowerVia 技術(shù)取代?？紤]到 E-Core 實施基于“Intel 4”，它很可能基于即將推出的為 Meteor Lake 的 E-Core 提供動力的 Crestmont 架構(gòu)。

此外，電池利用率顯示，在芯片內(nèi) 2.9mm2 的面積內(nèi)，Intel PowerVia 技術(shù)的利用率可高達 90%。此外，這不僅提高了利用率，而且還導(dǎo)致時鐘速度略有提高，IR 壓降減少，在同一芯片上實現(xiàn)了高 5% 的時鐘。

更有趣的是，VLSI 表示這是一種高產(chǎn)設(shè)計，但至少要到 Arrow Lake 或 Lunar Lake 世代才會出現(xiàn)。原因是20A和18A工藝節(jié)點的消費級芯片將采用PowerVia和RibbonFET 。據(jù)說第一批 PowerVia 芯片將于 2024 年投入量產(chǎn)。

從早些時候，我們知道 PowerVia 是一種功率傳輸工藝，它在背面工作，以解決硅架構(gòu)中互連中的瓶頸問題。這是 PowerVia 推出后應(yīng)該解決的常見問題。Power Via 不是將數(shù)據(jù)通信信號和電源互連傳輸?shù)骄w管層的頂部，而是直接傳輸?shù)焦杈A的背面，同時在晶圓頂部傳輸信號。

我們迫不及待地想看看 PowerVia 做了什么，并在接下來的幾個月里看到它的實際應(yīng)用，因為它聽起來絕對是一種可以改變電力傳輸格局的技術(shù)。

背面供電是大勢所趨

據(jù)此前報道，芯片供電網(wǎng)絡(luò)(Power Delivery Network, PDN)的設(shè)計目標(biāo)是以最高效率為芯片上的主動元件提供所需的電源(VDD)與參考電壓(VSS)。一直以來，業(yè)界都是利用后段制程(BEOL)，在晶圓正面布線，透過這些低電阻的導(dǎo)線來供應(yīng)電力給芯片(圖1)。但也因為如此，芯片內(nèi)的供電網(wǎng)絡(luò)與信號網(wǎng)絡(luò)(即芯片內(nèi)的信號線)必須共用相同的元件空間。

圖1.傳統(tǒng)的芯片正面供電網(wǎng)絡(luò)

但隨著制程節(jié)點往前推進，把電源網(wǎng)絡(luò)實作在芯片正面，遇到越來越多挑戰(zhàn)，使得業(yè)界開始探索把供電網(wǎng)絡(luò)轉(zhuǎn)移到背面的可能性，從而讓晶背供電(Backside PDN)成為熱門的技術(shù)議題。本文將先從傳統(tǒng)PDN所遇到的挑戰(zhàn)談起，進一步探討晶背供電技術(shù)的優(yōu)勢，以及這項技術(shù)未來的發(fā)展重點。

傳統(tǒng)PDN布線面臨諸多挑戰(zhàn)

為了將電力從封裝傳輸至芯片中的電晶體，電子必須經(jīng)由金屬導(dǎo)線和通孔，穿越15~20層BEOL堆疊。然而，越接近電晶體，線寬和通孔就越窄，電阻值也因而上升，這使得電子在向下傳輸?shù)倪^程中，會出現(xiàn)IR壓降現(xiàn)象，導(dǎo)致電力損失產(chǎn)生。

除了電力損失之外，PDN占用的空間也是一個問題。當(dāng)電子快到達電晶體，例如抵達標(biāo)準(zhǔn)元件層時，電子會進入由BEOL制程所制造Mint金屬層，進而分配給負責(zé)提供工作電壓與接地電壓的電源軌。然后，這些電源軌會透過互連網(wǎng)絡(luò)，連接到每一個電晶體的源極與汲極，完成供電任務(wù)。但這些電源軌會占用元件周圍及標(biāo)準(zhǔn)單元(Standard Cell)之間的空間。

然而，隨著制程技術(shù)世代交替，傳統(tǒng)后段制程的元件架構(gòu)難以跟上電晶體的微縮速度。如今，芯片內(nèi)部的電源線路，在布線復(fù)雜的后段制程上，往往占據(jù)了至少20%的繞線資源，如何解決信號網(wǎng)絡(luò)跟供電網(wǎng)絡(luò)之間的資源排擠問題，變成芯片設(shè)計者所面臨的主要挑戰(zhàn)之一。此外，電源線和接地線在標(biāo)準(zhǔn)單元設(shè)計上占了很大空間，使得元件很難進一步微縮。就系統(tǒng)設(shè)計而言，因為功率密度和IR壓降急劇增加，從穩(wěn)壓器到電晶體的功率損失就很難控制在10%以下，帶給工程師嚴(yán)峻挑戰(zhàn)。

晶背供電網(wǎng)絡(luò)具有雄厚潛力

把芯片內(nèi)的PDN從正面移到背面，也就是所謂的晶背PDN(圖2)，可以解決上述問題。若能將供電網(wǎng)絡(luò)與信號網(wǎng)絡(luò)分離，把電源線路全部移至晶圓背面，就能對標(biāo)準(zhǔn)單元進行直接供電，不僅導(dǎo)線更寬、電阻更低，而且電子還不需層層穿越后段制程的元件堆疊。如以一來，不僅緩解了IR壓降問題，讓PDN的效能獲得改善，同時也避免了后段制程的布線壅塞問題。如果設(shè)計得當(dāng)，晶背PDN甚至還能進一步減少標(biāo)準(zhǔn)單元的高度。

圖2 把供電網(wǎng)絡(luò)從正面轉(zhuǎn)移到背面，讓供電網(wǎng)絡(luò)跟信號網(wǎng)絡(luò)分離，可帶來諸多效益

要把PDN從芯片正面轉(zhuǎn)移到背面，需要兩項關(guān)鍵技術(shù)，分別是埋入式電源軌(BPR)與納米硅穿孔(nTSV)，其結(jié)構(gòu)示意如圖3。

圖3 晶背供電網(wǎng)絡(luò)結(jié)構(gòu)的示意圖，最頂端的Nanosheet電晶體藉由埋入式電源軌跟納米硅穿孔，連接到位于芯片背部的互聯(lián)線路

埋入式電源軌是一種微縮化技術(shù)，可以進一步降低標(biāo)準(zhǔn)單元的高度，并減緩IR壓降問題。這些電源軌是埋在電晶體下方的導(dǎo)線，一部份藏在硅基板內(nèi)，另一部份則在淺溝槽隔離氧化層內(nèi)。它們?nèi)〈藗鹘y(tǒng)后段制程在標(biāo)準(zhǔn)單元布下的電源線與接地線。

將供電網(wǎng)絡(luò)的實作從后段制程移到前段制程，是劃時代之舉。這種作法能有效減少Mint層的元件堆疊數(shù)量，進而微縮標(biāo)準(zhǔn)單元尺寸。還有一點，如果電源軌設(shè)計在標(biāo)準(zhǔn)單元的垂直向，還能放寬導(dǎo)線，進而減緩IR壓降。

在2019年的IEEE國際電子研究會議(IEDM)上，imec攜手硅智財公司Arm，預(yù)測晶背供電技術(shù)所能帶來的效能升級。Arm在其開發(fā)與采用先進設(shè)計規(guī)則的中央處理器(CPU)上進行模擬，并比較「傳統(tǒng)供電」、「晶圓正面供電結(jié)合埋入式電源軌」、「晶背供電搭配納米硅穿孔與埋入式電源軌」這三種供電網(wǎng)絡(luò)實作方法的優(yōu)劣。

模擬結(jié)果顯示，就供電效率來看，第三種明顯勝過其它實作方法。芯片上的動態(tài)IR壓降熱力圖(圖4)顯示，與傳統(tǒng)的正面供電網(wǎng)絡(luò)相比，導(dǎo)入埋入式電源軌后，IR壓降最多可以減至1.7倍。但埋入式電軌結(jié)合晶背供電網(wǎng)絡(luò)的性能表現(xiàn)更佳，電壓損耗大幅下降7倍。

圖4 三種不同供電方法的動態(tài)IR壓降模擬熱力圖

晶背PDN制程解析

接下來，我們會說明晶背供電網(wǎng)絡(luò)的其中一項應(yīng)用案例：納米硅穿孔在超薄膜晶圓的背面進行制造，并與埋入式電源軌連接。我們以在晶圓正面制造的FinFET為例，這些元件透過埋入式電源軌與納米硅穿孔，連接到晶圓背面。其制程步驟如圖5。

圖5 晶背供電網(wǎng)絡(luò)制程包含與納米硅穿孔相連的埋入式電源軌。為了方便說明，步驟2和步驟3的部分細節(jié)與步驟1雷同，故省略，包含連接埋入式電源軌與元件

步驟1：在晶圓正面制程導(dǎo)入埋入式電軌

首先，在12吋硅晶圓上成長一層硅鍺(SiGe)層。這層硅鍺材料在接下來進行晶圓研磨(步驟2)時可以當(dāng)作蝕刻停止層。接下來，在硅鍺層上方成長一層薄膜硅覆蓋層，這時才算開始制造元件與埋入式電源軌。埋入式電源軌在進行淺溝槽隔離后才確定圖形。這些溝槽在硅覆蓋層內(nèi)蝕刻成形，并以氧化物(襯墊層)與金屬材料(例如鎢或釕)填充。通常，這些電源軌的最大線寬為30nm，最大間距為100nm。接著在金屬材料挖洞，并覆蓋一層介電材料。元件(本文指的是FinFET)的制造是在布下埋入式電源軌之后，而這些電源軌透過連接到BPR的通孔(via-to-BPR, VBPR)與M0A層的導(dǎo)線，與電晶體的源極和汲極連接。最后進行銅金屬化。

步驟2：晶圓接合與研磨

載有元件與埋入式電源軌的晶圓接著翻到另一面，讓用來制造主動元件的晶圓正面與未圖形化的載板接合。先在室溫下采用SiCN熔接制程(Fusion Bonding)，然后在250℃下進行退火，第一片晶圓的背面就能研磨到硅鍺層，也就是蝕刻停止層。晶圓研磨步驟結(jié)合了化學(xué)機械研磨(CMP)與濕式、干式蝕刻技術(shù)，依序進行晶背薄化處理。接著，移除硅鍺層，晶圓處理就緒，準(zhǔn)備進入納米硅穿孔制程。

步驟3：制造納米硅穿孔并連接到埋入式電源軌

先在晶背長出一層鈍化層，隨后采用一種能從晶背穿透硅材進行對準(zhǔn)的微影制程，進行納米硅穿孔的圖形化。這里所用的蝕刻技術(shù)可以穿透硅材(深度達到數(shù)百納米)來制造納米硅穿孔，這些通孔最后落在埋入式電源軌上，并以氧化物與金屬鎢填充。

在這個特殊案例中，納米硅穿孔的間距為200nm，完全沒占用到標(biāo)準(zhǔn)單元的空間。最終是制造單層或多層的金屬層，這些位于晶背的元件層會透過納米硅穿孔，與晶圓正面的埋入式電源軌實現(xiàn)通電。

鎖定三大關(guān)鍵步驟進一步改良

導(dǎo)入晶背供電網(wǎng)絡(luò)意味著增加制程步驟。這幾年來，imec展示了不少關(guān)鍵技術(shù)，逐步處理這些新增制程步驟所帶來的挑戰(zhàn)。

為埋入式電源軌引進新金屬材料

就先前提議的制程，埋入式電源軌會在制成元件前，于前段制程制造。也就是說，這些金屬導(dǎo)線必須在后續(xù)進行元件制造的步驟時承受高溫。對芯片制造商來說，這就跟數(shù)十年前在后段制程導(dǎo)入銅材料一樣，極具顛覆性。

因此，埋入式電源軌的材料選擇至關(guān)重要。imec可以整合以不同耐火金屬制成的埋入式電源軌，包含釕(Ru)和鎢(W)等高度耐熱的金屬元素。為了避免前段制程的材料受到污染，imec研究團隊還額外增加了覆蓋層來包覆這些金屬導(dǎo)線。

imec相信，就性能升級與微縮化而言，結(jié)合埋入式電源軌與納米硅穿孔的發(fā)展?jié)摿κ挚捎^。晶背供電網(wǎng)絡(luò)還有其它做法，但是有的會犧牲供電效能、標(biāo)準(zhǔn)單元面積，或是增加前段制程的復(fù)雜度。

提高晶圓研磨精準(zhǔn)度

為了將納米硅穿孔連接至后續(xù)制造的銅導(dǎo)線，并降低其電阻，進而減緩IR壓降，我們必須更精準(zhǔn)地控制晶圓薄化的厚度，研磨至數(shù)百納米。這就限制了晶圓厚度的容許差異，但在進行不同道研磨步驟時就可能出現(xiàn)變異性。imec攜手合作伙伴，致力于改良蝕刻制程的化學(xué)溶液。例如，最后一道濕式蝕刻能夠展現(xiàn)高度選擇性，干凈去除硅鍺層。在晶圓研磨的最后一步，硅鍺層被移除，這時需要一種對硅材具備高度選擇性的專用化學(xué)物質(zhì)。這樣才能確保硅覆蓋層能夠平滑露出，厚度差異小于40nm。

不過，在硅基板高度薄化的情況下，元件本身的溫度變化所造成的熱沖擊(Thermal Impact)會變得更加明顯。這是需要審慎評估的一點。初步模擬結(jié)果顯示，晶背的導(dǎo)線可協(xié)助從橫向散逸熱能，因此對整體散熱效果能帶來許多助益，從而緩解了熱沖擊的疑慮。其它與散熱有關(guān)的模擬工作仍在進行，以獲取更多這方面的資訊。

提高晶圓接合對位精度

晶圓接合步驟會讓主動式元件所在的第一層晶圓產(chǎn)生形變，進而在微影方面帶來技術(shù)挑戰(zhàn)。因為要在晶圓研磨后，從晶背進行納米硅穿孔的圖形化，故微影技術(shù)需要更高精確度，才能讓納米硅穿孔與下層的埋入式電源軌對準(zhǔn)。因為這些元件特征都算是標(biāo)準(zhǔn)單元設(shè)計，對準(zhǔn)精度應(yīng)該優(yōu)于10nm。但是傳統(tǒng)的微影對準(zhǔn)技術(shù)不足以準(zhǔn)確校正晶圓接合的形變。

值得慶幸的是，晶圓接合技術(shù)已有多項進展，對準(zhǔn)誤差和失真都已大幅下降。此外，透過先進的微影校正技術(shù)，納米硅穿孔對準(zhǔn)埋入式電源軌的誤差可以降至10nm以下。

新增制程不影響元件電性

在前段制程添加埋入式電源軌、晶圓研磨跟納米硅穿孔這些新步驟，會影響前段制程所制造出的元件的電性嗎？這點想必是很多半導(dǎo)體制程工程師都會有的疑問。

為了找出解答，imec近期開發(fā)了測試元件，采用上述制程與經(jīng)過改良的做法。該元件是微型FinFET(圖6)，利用精確的對準(zhǔn)能力，將納米硅穿孔從晶背連接至320nm深的埋入式電源軌。電源軌透過MOA層與VO通孔連接到晶圓正面的導(dǎo)線。借此，研究人員就能比較測試元件在進行后段制程前后的電性差異。結(jié)果顯示，只要在制程最后進行退火，就能取得FinFET的最佳性能，不受埋入式電源軌與后段制程影響。

圖6 微型FinFET測試元件的穿透式電子顯微鏡(TEM)圖，可見其與晶圓正面和背面相連

先進邏輯與3D SoC率先獲益

有些芯片廠商已經(jīng)宣布將在2nm及未來技術(shù)節(jié)點的邏輯芯片制程，也就是Nanosheet電晶體世代導(dǎo)入晶背供電技術(shù)。不過，這項新興的布線技術(shù)其實可以應(yīng)用在更廣泛的電晶體架構(gòu)上。imec認為，未來業(yè)界將發(fā)展出具備6T的Nanosheet電晶體，若結(jié)合埋入式電源軌設(shè)計，標(biāo)準(zhǔn)單元高度可望降至6T以下。

其實，晶背供電技術(shù)的應(yīng)用不僅限于2D芯片，未來還有可能用來提升3D系統(tǒng)單芯片(SoC)的性能。想像未來的3D SoC能將部分甚至所有的記憶體元件移到芯片上層，邏輯元件則在下層，如圖7。

圖7 導(dǎo)入晶背供電網(wǎng)絡(luò)的3D SoC示意圖

技術(shù)上，這是可以透過晶圓接合技術(shù)實現(xiàn)的。把邏輯元件與記憶體分別置于不同晶圓的正面，再將兩片晶圓正面接合。這時，兩片晶圓的背面變成3D SoC的外側(cè)。接著就是思考如何善用邏輯元件那片晶圓的背面，才能把電源連接到核心邏輯電路。其實，透過2D SoC技術(shù)就能做到這點，但主要差別是前面提到的載板晶圓，本來是為了晶圓研磨而設(shè)計，但現(xiàn)在則是以記憶體那片晶圓來取代。

雖然目前還未進入實驗，初步評估這套做法在IR壓降方面的發(fā)展可期。透過先進制程研究用的設(shè)計流程套件(PDK)，上述解決方案在邏輯與記憶體堆疊(Memory-on-logic)的芯片分區(qū)設(shè)計上進行驗證。結(jié)果顯示，結(jié)合晶背供電網(wǎng)絡(luò)、納米硅穿孔與埋入式電源軌的元件性能頗富前景：與傳統(tǒng)從晶圓正面供電的做法相比，底層元件的平均IR壓降減少81%，峰值減少77%。因此，晶背供電技術(shù)特別適合用于先進CMOS的3D IC設(shè)計。

不論是2D或3D芯片設(shè)計，晶背空間還能有其它的延伸應(yīng)用，像是增設(shè)I/O或靜電保護(ESD)等元件。舉例來說，imec結(jié)合了晶背供電技術(shù)與2.5D元件：一顆柱狀且由金屬—絕緣體—金屬(MIM)組成的去耦電容。該元件將電容密度提升了4~5倍，利于進一步控制IR壓降。這些研究成果皆源自經(jīng)過實驗數(shù)據(jù)校正的IR壓降模型。

晶背供電帶來諸多優(yōu)勢發(fā)展?jié)摿χ档闷诖?/p>

新一代芯片很可能打破傳統(tǒng)，從晶圓背面供電。晶背供電網(wǎng)絡(luò)的設(shè)計包含在晶圓背面制造金屬導(dǎo)線、埋入式電源軌與納米硅穿孔，具備多項發(fā)展優(yōu)勢，不僅能減少IR壓降、紓解后段制程的布線壓力，還能幫助微縮標(biāo)準(zhǔn)單元。關(guān)鍵的制程技術(shù)包含整合埋入式電源軌、晶圓接合、晶圓研磨與納米硅穿孔制程，全都在進行研發(fā)改良，為將來應(yīng)用在先進邏輯元件與3D SOC做準(zhǔn)備。

審核編輯 ：李倩