本期我們理論聯(lián)系實際，把芯片CP測試真正的動手操作起來。基本概念介紹

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什么是CP測試

CP（Chip Probing）指的是晶圓測試。CP測試在整個芯片制作流程中處于晶圓制造和封裝之間。晶圓（Wafer）制作完成之后，成千上萬的裸DIE（未封裝的芯片）規(guī)則的分布滿整個Wafer。由于尚未進行劃片封裝，芯片的管腳全部裸露在外，這些極微小的管腳需要通過更細的探針（Probe）來與測試機臺（Tester）連接。

在未進行劃片封裝的整片Wafer上，通過探針將裸露的芯片與測試機連接，從而進行的芯片測試就是CP測試。

圖 1 CP Test在芯片產業(yè)價值鏈上的位置

圖 2 Wafer上規(guī)則的排列著DIE（來源于網(wǎng)絡）

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為什么要做CP測試

Wafer制作完成之后，由于工藝原因引入的各種制造缺陷，分布在Wafer上的裸DIE中會有一定量的殘次品。CP測試的目的就是在封裝前將這些殘次品找出來（Wafer Sort），從而提高出廠的良品率，縮減后續(xù)封測的成本。

而且通常在芯片封裝時，有些管腳會被封裝在內部，導致有些功能無法在封裝后進行測試，只能在CP中測試。

另外，有些公司還會根據(jù)CP測試的結果，根據(jù)性能將芯片分為多個級別，將這些產品投放入不同的市場。

CP測試內容和測試方法

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SCAN

SCAN用于檢測芯片邏輯功能是否正確。DFT設計時，先使用DesignCompiler插入ScanChain，再利用ATPG（Automatic Test Pattern Generation）自動生成SCAN測試向量。SCAN測試時，先進入Scan Shift模式，ATE將pattern加載到寄存器上，再通過Scan Capture模式，將結果捕捉。再進入下次Shift模式時，將結果輸出到ATE進行比較。

圖 3 Scan Chain示意圖（來源于網(wǎng)絡）

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Boundary SCAN

Boundary SCAN用于檢測芯片管腳功能是否正確。與SCAN類似，Boundary SCAN通過在IO管腳間插入邊界寄存器（Boundary Register），使用JTAG接口來控制，監(jiān)測管腳的輸入輸入出狀態(tài)。

圖 4 Boundary Scan原理圖（來源于網(wǎng)絡）

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存儲器

芯片往往集成著各種類型的存儲器（例如ROM/RAM/Flash），為了測試存儲器讀寫和存儲功能，通常在設計時提前加入BIST（Built-In SelfTest）邏輯，用于存儲器自測。芯片通過特殊的管腳配置進入各類BIST功能，完成自測試后BIST模塊將測試結果反饋給Tester。

ROM（Read-Only Memory）通過讀取數(shù)據(jù)進行CRC校驗來檢測存儲內容是否正確。

RAM（Random-Access Memory）通過除檢測讀寫和存儲功能外，有些測試還覆蓋DeepSleep的Retention功能和Margin Write/Read等等。

Embedded Flash除了正常讀寫和存儲功能外，還要測試擦除功能。Wafer還需要經過Baking烘烤和Stress加壓來檢測Flash的Retention是否正常。還有Margin Write/Read、Punch Through測試等等。

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DC/AC Test

DC測試包括芯片Signal PIN的Open/Short測試，電源PIN的PowerShort測試，以及檢測芯片直流電流和電壓參數(shù)是否符合設計規(guī)格。

AC測試檢測芯片交流信號質量和時序參數(shù)是否符合設計規(guī)格。

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RF Test

對于無線通信芯片，RF的功能和性能至關重要。CP中對RF測試來檢測RF模塊邏輯功能是否正確。FT時還要對RF進行更進一步的性能測試。

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其他Function Test

芯片其他功能測試，用于檢測芯片其他重要的功能和性能是否符合設計規(guī)格。

以上各項展開均有更復雜更細化的內容，此處不展開討論，僅作粗略介紹。

CP測試流程

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可測試性設計

DFT(Design For Test)，可測試性設計。如第二節(jié)CP測試內容和測試方法所述，芯片測試中用到的很多邏輯功能都需要在前期設計時就準備好，這一部分硬件邏輯就是DFT。

DFT邏輯通常包含SCAN、Boundary SCAN、各類BIST、各類Function Test Mode以及一些Debug Mode。

測試人員需要在芯片設計之初就準備好TestPlan，根據(jù)各自芯片的規(guī)格參數(shù)規(guī)劃好測試內容和測試方法。

芯片通常會準備若干種TestMode功能，通過配置管腳使芯片進入指定的測試狀態(tài)，從而完成各個類型的測試。

對于SCAN和Boundary SCAN，需要插入ScanChain，根據(jù)芯片規(guī)模、Timing、SCAN覆蓋率等參數(shù)，DFT工程師需要決定插入ScanChain的長短和數(shù)目。然后使用ATPG自動生成SCAN測試向量，覆蓋率決定了測試向量的長短。為了節(jié)約成本還要對ScanChain進行壓縮。然后再進行功能仿真和SDF仿真，保證功能和Timing滿足要求。ATPG可輸出WGL或STIL格式文件供Tester使用。細節(jié)還有很多，這里不再展開敘述了。

BIST（Built-In SelfTest）邏輯。這些自測邏輯完成對ROM/RAM/Flash等功能的測試。

Function Test Mode。一些專門的功能測試需要增加硬件邏輯，例如ADC/DAC/時鐘等

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選測試廠，測試機

測試廠和測試機的選擇要考慮芯片類型、測試內容、測試規(guī)格和成本等因素。

一套芯片測試設備稱為ATE（Automatic Test Equipment），由機臺（Tester）、Loadboard、Probe Card、Handler和測試軟件等部分組成。CP測試ATE不需要Loadboard和Handler。

圖5，ATE機器

按照側重的芯片類型和測試內容分，測試機臺有很多品牌和產品系列：

例如存儲器芯片Advantest T55xx 系列等、數(shù)字混合信號或SoC芯片Teradyne J750 系列等，RF射頻芯片Credence ASL-3000 系列等。

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制作ProbeCard以及Test Program

選擇好測試機后，硬件方面需要制作ProbeCard，軟件方面需要制作Test Program。

ProbeCard是探針卡。

ProbeCard包括探針和芯片外圍電路。裸DIE規(guī)則的布滿整個Wafer，無論哪片Wafer，每顆DIE都有固定的位置，芯片管腳的位置也就固定。這些位置坐標和間距都信息在芯片投產前已經確定，制作針卡需要這些參數(shù)。探針有鎢銅、鈹銅或鈀等材料，這些探針在強度、導電性、壽命、成本等方面各有特點。

針卡還需要確定同測數(shù)（Site）。增加同測數(shù)可以節(jié)約測試機時成本，但是受限于測試機臺資源，同測數(shù)有上限，例如32/16/8/4。

圖6，ProbeCard照片

Test Program是測試程序。

測試程序控制整個機臺的測試過程。

不同的測試機有不同的測試軟件系統(tǒng)，對應的測試程序也有不同的格式。通常工程師提供WGL/STIL/VCD等格式的文件，再轉換成測試機需要的文件格式，并增加其他測試程序。

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調試以及結果分析

Wafer由Foundry出廠轉運至測試廠，ATE軟硬件就緒后就可以開始進行調試了。

根據(jù)TestPlan，Pattern（測試向量）被分作不同的BIN，從而定位測試錯誤的位置。調試時還可以在系統(tǒng)上直接看到一個Pattern中錯誤的Cycle位置，工程師根據(jù)這些錯誤信息進行debug，修改Pattern和測試程序，逐個清理，直到所有BIN都PASS。

同測的多Site全部PASS，Loop多輪后，便可以在整片Wafer上Try Run。此時工程師還要調試探針力度、清理探針周期等參數(shù)，確保整片Wafer上每一次Touchdown都可以測試穩(wěn)定。

整片Wafer的測試結果通常生成一個WaferMap文件，數(shù)據(jù)生成一個datalog，例如STD文件。WaferMap主要包含良率、測試時間、各BIN的錯誤數(shù)和DIE位置，datalog則是具體的測試結果。工程師通過分析這些數(shù)據(jù)，決定是否進入量產。

圖7，WaferMap截圖

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量產

進入量產階段后，根據(jù)大量測試的統(tǒng)計數(shù)據(jù)，可以進行一些調整以進一步優(yōu)化測試流程。

根據(jù)結果將錯誤率較高的BIN盡量排在靠前的位置，測試進行到第一個出錯的BIN后就不在繼續(xù)向下進行，以節(jié)省測試時間，并且防止已發(fā)現(xiàn)的錯誤導致后續(xù)測量損壞針卡。

將錯誤率較低的BIN排在靠后的位置，當錯誤率極低時，甚至刪除該測試，以節(jié)省測試時間。

決定是否對出錯的DIE進行復測。由于各種原因，對于出錯的DIE，再重新測試一次可能會PASS。通常復測可以糾正一定比例的錯誤，但是要多用一部分測試時間，所以要綜合考慮決定是否復測。

通常處于Wafer邊緣位置的DIE出錯的概率較高，綜合考慮，有時可以直接將邊緣DIE剔除，不進行測試就標為壞品，以節(jié)省測試時間。

還需要關注良率是否穩(wěn)定，當連續(xù)出現(xiàn)良率較低的情況時，需要停止測試，進行數(shù)據(jù)分析，檢查設備或與Foundry溝通。

量產CP測試的結果需要交給后續(xù)封裝廠使用。通常是一個含有分BIN信息的Map文件，封裝廠根據(jù)Map文件挑選好品封裝，剔除壞品，還可以保留客戶選擇的特殊BIN別。

成本控制

CP測試成本由前期一次性投入的固定成本和后期量產的可變成本組成。

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固定成本

固定成本包含DFT開發(fā)以及面積和功耗、ProbeCard制作和養(yǎng)護，Test Program制作和調試。

DFT開發(fā)以及面積和功耗

DFT有開發(fā)成本。并且DFT硬件邏輯將占用一部分芯片面積（雖然很?。珼FT要提高效率，減小面積和功耗。

ProbeCard制作

ProbeCard有公板和專板兩種。顧名思義，公板是公用板，專板是專用板。公板是在已有的板子上通過飛線等方式組成芯片外圍電路，制作成本低，制作周期短，適用于對測試規(guī)格要求不高的CP測試。專板是為自家芯片專門制作的板子，適用于對外圍電路要求高，測試規(guī)格精密的芯片，設計和制作成本高，周期長。

ProbeCard上的探針材料和探針數(shù)也影響成本。各種材料的探針各有特點，價錢也不同，這里不再展開。減少探針數(shù)量也能降低成本。

在資源允許的條件下要盡可能的增加同測數(shù)，多Site同測可以減少測試時間成本。

Test Program制作和調試

Test Program有開發(fā)成本。調試時需要機臺，有調試機時成本。還需要一片調試Wafer，調試過程中反復Touchdown會導致該片Wafer上的若干DIE無法再進行封裝。

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可變成本

可變成本主要就是量產測試時間。量產測試時間是整個CP測試成本中的最重要組成。而且測試前期投入固定成本后，今后量產的全部成本幾乎都在測試時間成本上。直接影響測試時間的內容主要有：DFT效率、同測數(shù)、Test Program效率和一些量產策略。

DFT效率

DFT測試執(zhí)行的高效直接影響單個DIE的測試時間。因此在芯片設計之初，DFT就要考慮到測試效率。減少測試時間，提高覆蓋率，這對節(jié)約成本至關重要。

提高測試時鐘；Scan使用壓縮模式；縮減TestMode上電時間；檢查測試計劃，縮減不必要的測試項；檢查測試策略是否合理，優(yōu)化測試方案等等。一切DFT設計以提高效率為根本原則，既要高覆蓋率，又要縮減時間。有時這兩者之間的矛盾則需要相互權衡。

同測數(shù)

在資源允許的條件下要盡可能的增加同測數(shù)，多Site同測可以減少測試時間成本。

Test Program效率

和DFT效率相比，測試程序效率作用不大，但是合理安排測試程序還是可以縮減測試時間。例如在程序中減少不必要的等待時間；多個測試項并行進行等。

一些量產策略

如關于量產一節(jié)所述，一些量產的策略可以節(jié)約測試時間。

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