閾值電壓對傳播延遲和躍遷延遲的影響：

如果你能看到下面的方程式-我相信你可以很容易地弄清楚閾值電壓對電池延遲的影響。(注：以下電阻公式是關于NMOS的。您也可以為PMOS導出類似的公式(只需將下標“n”替換為“p”)。

從上面的方程我們有以下幾點

MOS的導通電阻與“VDD-VTn”（其中VTn是閾值電壓）成反比。

對于恒定的VDD，減小閾值電壓（低VTn）增加“VDD-VTn”。

增大“VDD-VTn”意味著減小“導通電阻”“ Rn.

減小Rn，則RC減小。

意味著大的驅(qū)動能力（源電流或吸收電流的能力）

減少對輸出負載（電容）充電的時間（由驅(qū)動柵極的源極/漏極電容、導線的布線電容和驅(qū)動柵極的柵極電容組成）**

意味著“門A的輸出轉(zhuǎn)換時間”和“門B的輸入轉(zhuǎn)換時間”減少。

減少轉(zhuǎn)換時間意味著減少傳播時間。

所以我們可以說。。。

“使用低Vt單元可以減少延遲，但所付出的代價是高泄漏功率”

直接影響是低Vt單元通常更易泄漏，即泄漏功率增加。

如果你還有什么疑惑，下面的圖應該能澄清你的疑惑。

我希望上面的圖表可以消除你對閾值電壓對延遲的影響的疑慮。

在下一篇文章中，我們將總結/列出所有修復設置和保持違規(guī)的方法。

審核編輯：湯梓紅