近期，臺(tái)積電總裁魏哲家在一次法說會(huì)中透露了有關(guān)2納米芯片的最新進(jìn)展，并提到了“晶背供電”技術(shù)，這個(gè)領(lǐng)域的神秘黑科技正逐漸引起人們的興趣。

在最近的臺(tái)積電法說會(huì)上，總裁魏哲家不僅提到了2納米制程的進(jìn)展，還透露，3納米技術(shù)在高速計(jì)算和智能手機(jī)等應(yīng)用領(lǐng)域引起了客戶的濃厚興趣，與2納米在同一時(shí)間段不相上下，甚至更為引人注目。

臺(tái)積電預(yù)計(jì)2納米制程將如期于2025年量產(chǎn)，并強(qiáng)調(diào)該技術(shù)將成為業(yè)界最領(lǐng)先的半導(dǎo)體技術(shù)。與此同時(shí)，適用于高性能計(jì)算（HPC）的2納米背面電軌（Backside Power Rail）解決方案計(jì)劃于2025年下半年推出，并在2026年實(shí)現(xiàn)量產(chǎn)。

臺(tái)積電的N2P制程技術(shù)將引入晶背供電網(wǎng)絡(luò)（BackSide Power Delivery Network; BSPDN），以降低電阻和改善信號(hào)，預(yù)計(jì)將提高性能達(dá)10%至12%，并減少邏輯面積10%至15%。

當(dāng)前，半導(dǎo)體制造已經(jīng)進(jìn)入了一個(gè)棘手的問題，即如何在晶體管尺寸逼近單一納米尺度時(shí)制造出更小巧、性能更出眾、能夠迅速批量生產(chǎn)的下一代組件。

因此，芯片制造領(lǐng)域的競爭正變得愈加激烈，臺(tái)積電、英特爾、三星等半導(dǎo)體制造巨頭都在積極展示他們的3納米、2納米等先進(jìn)工藝技術(shù)突破，包括GAA（閘極全環(huán)電晶體）、High-NA（高數(shù)值孔徑）、先進(jìn)封裝等一系列創(chuàng)新技術(shù)，以延續(xù)摩爾定律。

與EUV光刻技術(shù)類似，晶背供電技術(shù)被視為繼續(xù)開發(fā)更精細(xì)工藝的關(guān)鍵技術(shù)，預(yù)計(jì)將成為半導(dǎo)體工廠新的競爭戰(zhàn)場。 晶背供電技術(shù)的出現(xiàn)帶來了一些全新的制程步驟。

改變新一代邏輯芯片的規(guī)則

晶背供電網(wǎng)絡(luò)將電源分配到晶圓背面，為標(biāo)準(zhǔn)單元提供直接電源。這樣不僅導(dǎo)線更寬，電阻更低，而且電子不需要穿越后續(xù)工藝步驟的元件堆疊。這有助于減輕電壓降的問題，顯著改善芯片性能。此外，分離邏輯IC的電源供應(yīng)網(wǎng)絡(luò)和信號(hào)線有助于減緩后續(xù)工藝步驟中的線路擁堵問題。此外，晶背供電技術(shù)還有望通過設(shè)計(jì)技術(shù)協(xié)同優(yōu)化（DTCO），實(shí)現(xiàn)更高效的導(dǎo)線設(shè)計(jì)，從而縮小邏輯標(biāo)準(zhǔn)單元的尺寸。最終，它有望推動(dòng)3D系統(tǒng)單芯片的設(shè)計(jì)，如邏輯與內(nèi)存的堆疊，使其更加高效。

此外，通過將電源分配到背面，下方的金屬層將形成更寬松的間距，這意味著可以減少EUV光刻的次數(shù)，從而降低成本。

如上所述，臺(tái)積電的晶背供電技術(shù)將在2納米芯片制程中發(fā)揮重要作用，不僅提高性能，還改變了芯片制造的規(guī)則，為半導(dǎo)體行業(yè)的發(fā)展帶來新的機(jī)遇和挑戰(zhàn)。

審核編輯：湯梓紅