PL通過NoC讀寫DDR4實驗

實驗VIvado工程為“pl_rw_ddr”

1.1硬件介紹

開發(fā)板的PL端有4顆16bit ddr4

1.2Vivado工程建立

Versal的DDR4是通過NoC訪問，因此需要添加NoC IP進行配置。

1.2.1創(chuàng)建一個Block design并配置NoC

1）選擇Create Block Design

2）添加CIPS

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3）雙擊CIPS，選擇PL_Subsystem，只有PL端的邏輯

4）添加NoC IP

5）配置NoC

選擇一個AXI Slave和AXI Clock，選擇”Single Memory Controller”

選擇Inputs為PL

連接port

DDR4配置

配置完成，點擊OK

6）配置CIPS，添加復(fù)位

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點擊Finish

7）添加Clocking Wizard，配置輸出時鐘150MHz，作為PL端讀寫時鐘

8）添加IBUFDS為NoC和Clocking Wizard提供參考時鐘，并導出S00_AXI，CH0_DDR4_0等總線，添加axi_clk,axi_resetn為PL端提供時鐘和復(fù)位。

雙擊參考時鐘引腳，并配置頻率為200MHz

雙擊AXI總線，并配置

9）分配地址

10）Create HDL

1.2.2添加其他測試代碼

其他代碼主要功能是讀寫ddr4并比較數(shù)據(jù)是否一致，這里不做詳細介紹，可參考工程代碼。

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1）在mem_test.v中添加mark_debug調(diào)試

2）引腳綁定

3）綜合

4）綜合完成后點擊Set up debug

根據(jù)需求設(shè)置采樣點數(shù)

之后保存，并生成pdi文件

1.3下載調(diào)試

生成pdi文件以后，使用JTAG下載到開發(fā)板，在MIG_1窗口會顯示DDR4校準等信息

在hw_ila_1中可以查看調(diào)試信號

1.4實驗總結(jié)

本實驗通過PL端Verilog代碼直接讀寫ddr4，主要了解NoC的配置方法，如何通過NoC訪問DDR4，后續(xù)的實驗中都要用到此配置。

審核編輯：劉清