概覽

您是否準備將設計遷移到 AMD Versal 自適應 SoC？設計基線是一種行之有效的時序收斂方法，可在深入研究復雜的布局布線策略之前，幫您的 RTL 設計奠定堅實的基礎。跳過這些步驟可能會導致設計周期延長，且達不到性能目標。所以采用正確的方法，可使您減少迭代次數(shù)，提高可預測性，并更快地實現(xiàn)時序收斂。

1從零起步：無先前架構約束，屬性或原語

啟動一次簡單的 RTL 綜合，確保基礎設計或邏輯無誤

為確保 Versal 器件獲得最佳優(yōu)化效果，應在“干凈”的 RTL 設計上執(zhí)行綜合，避免導入基于 AMD UltraScale+ 架構設計項目中的遺留綜合屬性、物理約束或網(wǎng)表原語。由于 Versal 與 UltraScale+ 架構存在顯著差異，沿用遺留元素可能會影響結果質量（QoR）。執(zhí)行干凈的綜合運行有助于及早發(fā)現(xiàn)邏輯問題。

請參閱用戶設計指南 (UG1387) 中的“RTL 編碼準則”和“綜合屬性”。

2定義基準時鐘和生成時鐘

簡化起步，專注于定義基本時鐘源

采用結構化的時鐘約束方法是實現(xiàn)可預測時序的關鍵。從簡單入手，僅約束基準時鐘和生成時鐘。使用 AMD Vivado 設計套件中的時序約束向導（Timing Constraints Wizard ），而非從以往的項目中導入約束 (XDC) 文件，同時，利用時序分析報告命令（report_timing_summary）檢查是否存在遺漏的時鐘約束。

請參閱用戶設計方法指南 (UG1388) 中的“定義設計基線約束”。

3約束時鐘域交匯 (CDC)

提前捕獲CDC問題，盡早識別異步路徑

約束時鐘后，識別并解決不安全的 CDC，以防止時序故障。使用 Vivado 時鐘交互報告 （Clock Interaction Report）對時鐘域進行可視化、顏色編碼分析，并利用設計方法報告 （Design Methodology Report）直接標記 CDC。時序約束向導 （Constraint Wizard）可輕松定義異步路徑和錯誤路徑，引導布局布線專注于關鍵同步路徑，避免不必要的過度優(yōu)化。

請參閱用戶設計指南 UG1388 中的“約束時鐘域交匯”。

4在約束設計上運行默認綜合

使用默認綜合策略滿足核心時序約束，進行優(yōu)化調(diào)整以獲得最佳性能

從默認綜合策略入手，分析報告 QoR 評估 (RQA) 以評估時序可行性。如有需要，可嘗試采用一鍵式全局策略，或使用更具針對性的方法。對 RTL 進行小幅修改（例如流水線化深度邏輯路徑）可以顯著提升 QoR 并快速實現(xiàn)時序收斂。

請參閱 UG938 中的“使用 RQA 和 RQS”以及 UG1387 中的“評估綜合后的 QoR”。

5每一步均評估布局布線的結果

逐步監(jiān)控時序結果，定位問題所在

設計基線評估不僅限于綜合階段。在每個布局布線步驟（在 Vivado 工具中分別稱為“opt design’”、“place design’”、“phys opt design’”和“route design”）之后，都要分析 QoR 并檢查是否存在性能下降。通過更改前后運行“報告 QoR 評估”(RQA)，以驗證時序改進結果，并利用運行報告 QoR 建議 (RQS) 微調(diào)實現(xiàn)設置，以持續(xù)優(yōu)化設計性能。

請參閱用戶設計方法 UG1388 中的“完成每個步驟后評估設計 WNS”和“時序收斂”。