本節(jié)將介紹 CMOS 超大規(guī)模集成電路制造工藝流程的基礎(chǔ)知識(shí)，重點(diǎn)將放在工藝流程的概要和不同工藝步驟對(duì)器件及電路性能的影響上。圖3.1顯示了一個(gè)典型的現(xiàn)代CMOS邏輯芯片（以65nm 節(jié)點(diǎn)例）的結(jié)構(gòu)，包括CMOS晶體管和多層互聯(lián)口。典型的襯底是P型硅或絕緣體上硅（SOI），直徑 200mm（8"）或300mm（12"）。局部放大圖顯示出了CMOS晶體管的多晶硅和硅化物柵層疊等細(xì)節(jié)，由多層銅互連，最上面兩層金屬較厚，通常被用于制造無(wú)源器件（電感或電容），頂層的鋁層用于制造封裝用的鍵合焊盤。

現(xiàn)代 CMOS晶體管的主要特征如圖3.2所示。在90nm CMOS 節(jié)點(diǎn)上，CMOS 晶體管的特征包括鈷-多晶硅化物或鎳-多晶硅化物多晶柵層疊、氮化硅柵介質(zhì)、多層（ONO）隔離、淺源/漏（SD）擴(kuò)展結(jié)和鎳硅化物 SD 深結(jié)。內(nèi)部核心邏輯電路的晶體管典型操作電壓（1~1.3V），其溝道長(zhǎng)度更短（50~70nm），柵介質(zhì)更薄（25~30A），SD 擴(kuò)展結(jié)更淺（200～300A）。IO電路的晶體管（即是連接芯片外圍電路的接口）的典型操作電壓是1.8V、2.5V或3.3V，相應(yīng)的其溝道更長(zhǎng)（100～200nm），柵介質(zhì)更厚（40~70A），SD 擴(kuò)展結(jié)更深（300～500A）。核心邏輯電路較小的操作電壓是為了最大限度減小操作功耗。在65nm 及45nmCMOS 節(jié)點(diǎn)，另一個(gè)特點(diǎn)是采用了溝道工程，通過沿晶體管溝道方向施加應(yīng)力來(lái)增強(qiáng)遷移率（例如張應(yīng)力對(duì) NMOS中電子的作用利應(yīng)力對(duì) PMOS 中空穴的作用）。未來(lái) CMOS在32nm 及以下的節(jié)點(diǎn)還會(huì)有新的特點(diǎn)，例如新的高k介質(zhì)和金屬柵層疊, SiGe SD (對(duì)于 PMOS），雙應(yīng)變底板，非平面溝道（FinFET）等。

現(xiàn)代 CMOS邏輯工藝流程的順序如圖3.3所示，工藝參數(shù)對(duì)應(yīng)于90nm 節(jié)點(diǎn)。CMOS邏輯超大規(guī)模集成電路的制造通常是在P 型硅或絕緣體上硅（SOI）上，直徑 200mm（8"）或 300mm（12"）。工藝首先形成淺槽隔離（STI），然后形成 n-阱區(qū)域（對(duì)于 PMOS晶體管）和p-阱區(qū)域（對(duì)于 NMOS 晶體管）并分別對(duì)阱區(qū)域進(jìn)行選擇性注入摻雜。然后為 NMOS 和PMOS晶體管生長(zhǎng)柵氧，接下來(lái)形成多晶柵層疊。多晶柵層疊圖形化以后形成再氧化，補(bǔ)償和主隔離結(jié)構(gòu)，接著完成 NMOS和 PMOS 的LDD 和源/漏注入摻雜。在這之后，沉積一層介質(zhì)層，通過圖形化，刻蝕和鎢塞（W-plug）填充形成接觸孔。至此，NMOS 和 PMOS 晶體管已經(jīng)形成了，這些工藝步驟通常被稱為前端制程（FEOL）。然后通過單鑲嵌技術(shù)形成第一層銅（M1），其他的互連通過雙鑲嵌技術(shù)實(shí)現(xiàn)。后端制程（BEOL）通過重復(fù)雙鑲嵌技術(shù)實(shí)現(xiàn)多層互連。

圖3.3中，步驟（a）～步驟（h）用于實(shí)現(xiàn) CMOS 晶體管，稱為前端制程（FEOL）；步驟（i）～步驟（j）用于重復(fù)制造多層互聯(lián)，稱為后端制程（BEOL）。最頂層的兩層金屬和鋁層被用于制造無(wú)源器件和鍵合焊盤，沒有在這里進(jìn)行介紹。