該LMK00306是一款 3 GHz、6 輸出差分扇出緩沖器，適用于高頻、 低抖動(dòng)時(shí)鐘/數(shù)據(jù)分配和電平轉(zhuǎn)換。輸入時(shí)鐘可從兩個(gè) 通用輸入或一個(gè)晶體輸入。選定的輸入時(shí)鐘分配給兩個(gè) 3 個(gè)組 差分輸出和一個(gè)LVCMOS輸出。兩個(gè)差分輸出組可以獨(dú)立 配置為 LVPECL、LVDS 或 HCSL 驅(qū)動(dòng)程序，或禁用。LVCMOS 輸出具有同步 使能或禁用時(shí)，使能輸入以實(shí)現(xiàn)無欠幅脈沖作。LMK00306 從 3.3 V 內(nèi)核電源和 3 個(gè)獨(dú)立的 3.3 V/2.5 V 輸出電源。

該LMK00306提供高性能、多功能性和能效，使其 非常適合替換固定輸出緩沖器器件，同時(shí)增加時(shí)序裕量 系統(tǒng)。
*附件：lmk00306.pdf

特性

• 3：1 輸入多路復(fù)用器
  • 兩個(gè)通用輸入工作頻率高達(dá) 3.1 GHz
    ，接受 LVPECL、LVDS、CML、SSTL、
    HSTL、HCSL 或單端時(shí)鐘
  • 一個(gè)晶體輸入接受10至40 MHz
    晶體或單端時(shí)鐘
• 兩個(gè)組，每個(gè)組有 3 個(gè)差分輸出
  • LVPECL、LVDS、HCSL 或 Hi-Z（
    可按組選擇）
  • LVPECL加法抖動(dòng)，時(shí)鐘源為LMK03806，頻率為156.25 MHz：
    • 20 fs RMS（10 kHz 至 1 MHz）
    • 51 fs RMS（12 kHz 至 20 MHz）
• 高PSRR：156.25 MHz時(shí)為
  –65 / –76 dBc （LVPECL/LVDS）
• LVCMOS 輸出，帶同步使能輸入
• 引腳控制配置
• VCC內(nèi)核電源：3.3 V ± 5%
• 3 獨(dú)立 VCCO輸出電源：3.3 V/2.5 V± 5%
• 工業(yè)溫度范圍：–40°C 至 +85°C
• 36引腳WQFN（6 mm×6 mm）

參數(shù)

方框圖

?1. 產(chǎn)品概述?

LMK00306 是德州儀器（TI）推出的一款高性能時(shí)鐘緩沖器/電平轉(zhuǎn)換器，主要特點(diǎn)包括：

• ?輸入特性?：支持3:1輸入多路復(fù)用（2個(gè)通用差分/單端輸入 + 1個(gè)晶體輸入），最高頻率達(dá)3.1 GHz，兼容LVPECL、LVDS、CML等多種信號(hào)類型。
• ?輸出特性?：6路差分輸出（分兩組，每組3路），可獨(dú)立配置為LVPECL、LVDS、HCSL或高阻態(tài)，另提供1路LVCMOS參考輸出。
• ?關(guān)鍵性能?：超低附加抖動(dòng)（如LVPECL模式下20 fs RMS @ 156.25 MHz）、高電源抑制比（PSRR -65 dBc @ 156.25 MHz）。
• ?應(yīng)用場(chǎng)景?：高速ADC/DAC、多千兆以太網(wǎng)、PCIe 3.0、光纖通信等時(shí)序敏感系統(tǒng)。

?2. 核心功能與參數(shù)?

?2.1 輸入選擇?

• 通過引腳 CLKin_SEL[1:0] 選擇輸入源（CLKin0/CLKin1或晶體振蕩器輸入OSCin）。
• 晶體輸入支持10-40 MHz基頻晶體或單端時(shí)鐘（最高250 MHz）。

?2.2 輸出配置?

• 兩組輸出（Bank A/B）可通過 CLKoutX_TYPE[1:0] 獨(dú)立配置為：
  • LVPECL：全擺幅600 mV~1 V，支持3.3 V/2.5 V供電。
  • LVDS：典型擺幅250-450 mV，低功耗。
  • HCSL：適用于PCIe等協(xié)議，需50 Ω接地終端。
  • Hi-Z：禁用輸出以降低功耗。

?2.3 電氣特性?

• ?電源要求?：
  • 核心供電（VCC）：3.3 V ±5%。
  • 輸出供電（VCCOA/B/C）：3.3 V或2.5 V ±5%，獨(dú)立配置。
• ?抖動(dòng)性能?：
  • LVPECL附加抖動(dòng)：20 fs RMS（10 kHz-1 MHz帶寬）。
  • LVDS附加抖動(dòng)：70 fs RMS（1 MHz-20 MHz帶寬）。
• ?功耗?：典型總功耗約300 mW（全LVPECL輸出啟用時(shí)）。

?3. 應(yīng)用設(shè)計(jì)要點(diǎn)?

?3.1 輸入驅(qū)動(dòng)建議?

• ?差分輸入優(yōu)先?：高擺率（≥3 V/ns）可優(yōu)化噪聲和抖動(dòng)性能。
• ?單端輸入處理?：需通過電阻分壓或AC耦合匹配阻抗，避免過驅(qū)動(dòng)。

?3.2 輸出終端設(shè)計(jì)?

• ?LVPECL?：推薦50 Ω終端至Vcco-2 V或160 Ω接地（簡(jiǎn)化設(shè)計(jì)）。
• ?LVDS?：100 Ω差分終端，AC耦合時(shí)需注意接收端偏置。
• ?HCSL?：強(qiáng)制50 Ω接地終端，禁止AC耦合。

?3.3 電源管理?

• ?旁路電容?：每電源引腳需0.1 μF高頻電容 + 1-10 μF大容量電容。
• ?時(shí)序要求?：VCC與VCCO建議同步上電/下電，避免內(nèi)部電流倒灌。

?4. 封裝與熱設(shè)計(jì)?

• ?封裝?：36引腳WQFN（6 mm × 6 mm），帶裸露焊盤（DAP）用于散熱。
• ?熱阻?：θJA = 31.8 °C/W（需通過PCB散熱過孔優(yōu)化熱性能）。

?5. 典型應(yīng)用場(chǎng)景?

• ?通信設(shè)備?：為FPGA、ASIC提供低抖動(dòng)時(shí)鐘分發(fā)。
• ?數(shù)據(jù)中心?：支持PCIe 3.0、高速背板時(shí)序同步。
• ?射頻單元?：用于ADC/DAC的時(shí)鐘電平轉(zhuǎn)換與緩沖。