文章來源：學(xué)習(xí)那些事

原文作者：前路漫漫

本文主要講述半導(dǎo)體與CMOS工藝。

概述

天然沙子里富含二氧化硅（SiO?），人們能夠從沙子中提取高純度單晶硅，以此制造集成電路。單晶硅對純度要求極高，需達到99.9999999%（即9個9）以上，且硅原子需按照金剛石結(jié)構(gòu)排列形成晶核。當(dāng)晶核的晶面取向一致時，就能形成單晶硅；若晶面取向不同，則會形成多晶硅（Polysilicon）。

單晶硅與多晶硅均能用于集成電路制造，其中單晶硅主要用于構(gòu)建硅襯底，多晶硅則可用來制作MOS管的柵極、多晶硅電阻或是電容等元器件。

如圖1所示，從沙子到芯片的制作流程如下：首先以石英砂為原料制備單晶硅——石英砂的二氧化硅含量高于普通沙子，經(jīng)過提煉處理后可得到冶金級硅；接著對冶金級硅進行提純、精煉與沉積，就能生成多晶硅；再通過拉制工藝，多晶硅可轉(zhuǎn)化為單晶硅錠。將單晶硅錠切割成薄片，即可得到晶圓（wafer）；每片晶圓上都能制作出大量集成電路裸芯片（die），這些裸芯片經(jīng)過切片、測試與封裝后，最終可制成集成電路芯片（chip）產(chǎn)品。

本征半導(dǎo)體

本征半導(dǎo)體指的是不含雜質(zhì)原子且無結(jié)構(gòu)缺陷的純凈晶體。鍺（Ge）與硅（Si）均為4價元素，是常用的半導(dǎo)體材料。在本征半導(dǎo)體中，原子最外層的4個價電子雖能與周圍原子的最外層電子形成共價鍵，但在熱能或光能的激發(fā)作用下，部分共價鍵中的電子可能會脫離共價鍵束縛，進而形成導(dǎo)帶電子與價帶空穴，這兩種粒子被統(tǒng)稱為載流子。由于本征半導(dǎo)體中的兩種載流子始終成對出現(xiàn)，且處于熱平衡狀態(tài)，在外加電場作用下，這些載流子可定向移動形成電流，使材料具備一定導(dǎo)電性，因此這類半導(dǎo)體被稱為本征半導(dǎo)體。

若向本征半導(dǎo)體中摻入一定量的特定雜質(zhì)原子，它就會轉(zhuǎn)變?yōu)榉潜菊靼雽?dǎo)體。其中，摻入5價元素的非本征半導(dǎo)體被稱作N型半導(dǎo)體，這類5價元素被稱為施主雜質(zhì)；而摻入3價元素的非本征半導(dǎo)體則被稱為P型半導(dǎo)體，這類3價元素相應(yīng)地被稱作受主雜質(zhì)。與本征半導(dǎo)體的熱平衡狀態(tài)不同，非本征半導(dǎo)體中的兩種載流子始終處于非平衡狀態(tài)：占主導(dǎo)地位的載流子被稱為多數(shù)載流子（簡稱多子），占次要地位的載流子被稱為少數(shù)載流子（簡稱少子）。由于N型半導(dǎo)體摻入了5價元素，其多子為自由電子；而P型半導(dǎo)體摻入了3價元素，其多子為空穴。

在本征半導(dǎo)體內(nèi)部，處于熱平衡狀態(tài)下的兩種載流子（導(dǎo)帶電子與價帶空穴），其濃度保持一致，這一濃度被稱為本征載流子濃度。該濃度并非恒定值，而是取決于半導(dǎo)體的具體材質(zhì)與所處溫度——溫度越高，本征載流子的濃度會隨之明顯升高。

而在非本征半導(dǎo)體中，多數(shù)載流子（多子）的濃度大致與雜質(zhì)的摻雜濃度相當(dāng)，通常比本征載流子濃度高出數(shù)個數(shù)量級；少數(shù)載流子（少子）的濃度則普遍低于本征載流子濃度，二者同樣存在數(shù)個數(shù)量級的差距。因此，相較于多子濃度，少子濃度極低，在多數(shù)計算與分析場景中可忽略不計。

載流子在電場力驅(qū)動下會產(chǎn)生定向的漂移運動。在弱電場環(huán)境中，載流子的平均漂移速度 v 與電場強度 E 之間滿足正比關(guān)系，數(shù)學(xué)表達式為

（式中，比例系數(shù) μ 稱作載流子的遷移率，其單位為厘米每伏秒，即 cm/(V?s)）。

載流子的這種漂移運動可形成漂移電流，并且漂移電流的大小與載流子遷移率存在正相關(guān)關(guān)系。需要注意的是，雖然在電場力的作用下，空穴與自由電子的實際漂移方向相反，但它們各自形成的漂移電流方向卻完全相同，所以半導(dǎo)體內(nèi)部的總漂移電流，等于空穴漂移電流與自由電子漂移電流的疊加結(jié)果。

當(dāng)外加電場強度相同時，半導(dǎo)體的漂移電流密度越大，說明其導(dǎo)電能力越強。進一步分析可知，漂移電流密度不僅與載流子的遷移率成正比，還與載流子的濃度成正比。雖然本征半導(dǎo)體的載流子濃度不為零，在電場作用下也能產(chǎn)生微弱的漂移電流，但非本征半導(dǎo)體的多子濃度通常比本征載流子濃度高出多個數(shù)量級，這使得非本征半導(dǎo)體的漂移電流密度遠大于本征半導(dǎo)體。因此，在進行漂移電流計算時，本征半導(dǎo)體的漂移電流密度通?？珊雎圆挥嫛?/p>

P型與N型半導(dǎo)體

由于本征半導(dǎo)體的漂移電流密度極小，相較于非本征半導(dǎo)體，本征半導(dǎo)體通?？煽醋鹘^緣體。也正因為如此，實際制造集成電路時，所采用的半導(dǎo)體材料均為非本征半導(dǎo)體。非本征半導(dǎo)體的導(dǎo)電能力與多子的遷移率 μ 密切相關(guān)：遷移率越大，半導(dǎo)體的導(dǎo)電能力越強，基于該半導(dǎo)體制作的器件工作速度也越快。

鍺（Ge）與硅（Si）的載流子遷移率數(shù)據(jù)如表 2 所示（表中，自由電子遷移率記為 μ?，空穴遷移率記為 μ?）。無論是 Ge 還是 Si，其自由電子遷移率 μ?都遠大于空穴遷移率 μ?，因此在增益、頻率特性及驅(qū)動能力等關(guān)鍵性能指標(biāo)上，N 型半導(dǎo)體器件的表現(xiàn)要顯著優(yōu)于 P 型半導(dǎo)體器件。

如圖2所示，當(dāng)N型半導(dǎo)體與P型半導(dǎo)體實現(xiàn)緊密接觸時，二者交界面處會形成PN結(jié)。在交界區(qū)域內(nèi)，N區(qū)中的自由電子會向P區(qū)擴散，同時P區(qū)中的空穴會向N區(qū)擴散。這種擴散運動發(fā)生后，交界面處會形成一個由N區(qū)指向P區(qū)的內(nèi)電場；隨著內(nèi)電場強度逐漸增大，最終擴散力與內(nèi)電場力達到平衡狀態(tài)，擴散運動隨之停止。此時，交界面處會形成一個不存在自由電子與空穴的區(qū)域，該區(qū)域被稱為空間電荷區(qū)，也常稱作耗盡區(qū)。若在PN結(jié)的兩端分別引出電極，即可構(gòu)成二極管——從P區(qū)引出的電極為陽極，從N區(qū)引出的電極為陰極。

給二極管兩端施加電壓，能夠打破擴散力與電場力原本的平衡狀態(tài)。若施加的電壓滿足陰極電位高于陽極電位，外加電壓會增強內(nèi)電場力，導(dǎo)致載流子仍無法開展擴散運動——由于不存在擴散電流，二極管呈現(xiàn)截止?fàn)顟B(tài)。反之，外加電壓會削弱內(nèi)電場力，載流子重新開始擴散，二極管內(nèi)部產(chǎn)生擴散電流，此時二極管進入導(dǎo)通狀態(tài)。這種隨外加電壓變化而切換導(dǎo)通或截止的特性，使二極管具備單向?qū)щ娦?，進而在電路中發(fā)揮關(guān)鍵作用。在CMOS工藝中，會形成多種類型的PN結(jié)，這些PN結(jié)不僅可用于制造集成電路中的二極管，處于反偏狀態(tài)的二極管還能實現(xiàn)器件之間的電氣隔離。

將5價或3價元素引入半導(dǎo)體的過程稱為摻雜，摻雜工藝常用的是離子注入（ion implantation）法。當(dāng)離子注入濃度較低時，為輕摻雜（用N?、n?或P?、p?表示）；當(dāng)離子注入濃度較高時，則為重摻雜（用N?、n?或P?、p?表示）。顯然，重摻雜半導(dǎo)體的導(dǎo)電性能優(yōu)于輕摻雜半導(dǎo)體。

在大面積的輕摻雜區(qū)域內(nèi)進行局部重摻雜處理時，輕摻雜區(qū)域一般稱作襯底，重摻雜區(qū)域則稱為擴散區(qū)（diffusion）或有源區(qū)（active）。擴散區(qū)與襯底的半導(dǎo)體類型既可以相同（同為N型或同為P型），也可以不同（異型）。在CMOS工藝里，同型摻雜與異型摻雜兩種情況均會存在：其中，同型摻雜主要用于通過歐姆接觸引出電極并實現(xiàn)連接，異型摻雜則主要用于構(gòu)建MOS器件與襯底之間的隔離結(jié)構(gòu)，下文將分別對這兩種摻雜的應(yīng)用展開說明。

半導(dǎo)體器件需通過金屬引出電極。當(dāng)半導(dǎo)體與金屬接觸時，重摻雜可讓電子借助隧道效應(yīng)穿過接觸勢壘，從而形成低電阻值的歐姆接觸，因此能用于引出電極；但輕摻雜情況下，半導(dǎo)體與金屬的接觸電阻極大，電極連接效果不佳，無法用于引出電極。所以，要從低摻雜的襯底引出電極，需先對襯底局部進行同型重摻雜處理，之后再引出金屬電極。

如圖3所示為N阱與金屬通過歐姆接觸連接的剖面結(jié)構(gòu)。N阱屬于輕摻雜的N型半導(dǎo)體，常被用作襯底，并且需要連接至電源VDD。為實現(xiàn)有效連接，需在N阱內(nèi)進行同型重摻雜，形成N?擴散區(qū)，從而與金屬構(gòu)建歐姆接觸。需要說明的是，圖3中的二氧化硅（SiO?）用于實現(xiàn)金屬與半導(dǎo)體之間的絕緣隔離，為使金屬與N?擴散區(qū)形成歐姆接觸，需在SiO?層上開設(shè)孔洞，該孔洞被稱為接觸孔。

由于異型離子注入能在擴散區(qū)與襯底之間形成PN結(jié)二極管，因此，只需合理控制偏壓，使二極管始終處于反偏狀態(tài)，就能讓同一襯底上的多個擴散區(qū)通過二極管實現(xiàn)相互隔離。如圖4所示為兩個P?擴散區(qū)的二極管隔離剖面結(jié)構(gòu)：N阱內(nèi)部的兩個P?擴散區(qū)分別與N阱構(gòu)成兩個獨立的二極管，且N阱通過N?擴散區(qū)連接至最高電位VDD，如此便能確保兩個二極管始終處于反偏狀態(tài)，進而實現(xiàn)兩個P?擴散區(qū)之間的二極管隔離。

同理，若將P型襯底連接至最低電位GND，即可實現(xiàn)多個N?擴散區(qū)之間的二極管隔離。如圖5所示為N阱工藝的二極管隔離剖面結(jié)構(gòu)，圖中同時展示了兩個P?擴散區(qū)之間以及兩個N?擴散區(qū)之間的二極管隔離結(jié)構(gòu)。圖中整個晶圓的基底為P型襯底，N阱制作于P型襯底之上。結(jié)合圖5中的電位關(guān)系可看出，N阱與P型襯底之間的PN結(jié)二極管同樣處于反偏狀態(tài)，從而保證了N阱與P型襯底之間的隔離。這種僅包含N阱、不設(shè)置P阱的工藝，被稱為N阱工藝。

如圖6a所示，若在N阱中注入兩個P+擴散區(qū)，或在P型襯底中注入兩個N+擴散區(qū)，那么兩個擴散區(qū)之間的區(qū)域被定義為溝道，且溝道與所在襯底是一個整體。襯底用字母B指代，溝道兩側(cè)的擴散區(qū)用S和D表示，二者通過接觸孔與金屬相連。在溝道的正上方制作金屬電極，該電極用字母G表示。結(jié)合圖6中施加的電壓關(guān)系可知，N阱與P型襯底之間的PN結(jié)二極管處于反偏狀態(tài)，溝道兩側(cè)的擴散區(qū)與各自襯底之間同樣處于反偏狀態(tài)，因此圖中所有S與D之間均不導(dǎo)通。需要說明的是，圖中存在兩組相互獨立的S、D、G和B，此處使用相同字母，僅為方便后續(xù)對MOS管引腳進行命名。

在圖6b中，兩個N+擴散區(qū)之間的溝道屬于P型襯底，且該襯底已連接至GND。此時，若向溝道上方的G施加一個正電壓V?，G與溝道之間產(chǎn)生的電場會吸引部分電子，這些電子會填充溝道內(nèi)的空穴。若V?足夠高，電子填滿空穴后仍有剩余，溝道就會從P型轉(zhuǎn)變?yōu)镹型，進而連通兩個N+擴散區(qū)，使S與D導(dǎo)通。當(dāng)V?的電壓降至0后，溝道會恢復(fù)為P型，再次將S與D隔離。因此，S與D相當(dāng)于電子開關(guān)的兩端，其接通與斷開由G的電壓控制。

同理，圖6b中N阱內(nèi)兩個P+擴散區(qū)之間的溝道即為N阱，且N阱已連接至VDD。此時，向該溝道上方的G施加一個低于VDD的電壓V?，G與溝道之間的電場會排斥溝道內(nèi)的電子。當(dāng)V?足夠低時，不僅自由電子被排斥出溝道，部分共價鍵中的電子也會被排斥，進而在溝道內(nèi)形成空穴。如此一來，溝道會從N型轉(zhuǎn)變?yōu)镻型，從而連通兩個P+擴散區(qū)，使S與D導(dǎo)通。當(dāng)V?的電壓重新升高至VDD后，溝道會恢復(fù)為N型，再次將S與D隔離，因此該結(jié)構(gòu)同樣是一個由G控制的電子開關(guān)。

CMOS

溝道兩側(cè)的擴散區(qū)分別稱為源極（Source，簡稱S）和漏極（Drain，簡稱D），溝道上方的電極板稱為柵極（Gate，簡稱G），這三者與襯底背柵（Backgate，簡稱B）共同構(gòu)成MOS管。其中，兩個N+擴散區(qū)與其對應(yīng)的柵極構(gòu)成的器件稱為NMOS管，兩個P+擴散區(qū)與其對應(yīng)的柵極構(gòu)成的器件稱為PMOS管，二者的符號如圖6c所示。

早期MOS管的柵極材料為鋁，屬于金屬（Metal）范疇；柵極與溝道之間的二氧化硅屬于氧化物（Oxide）；溝道則屬于半導(dǎo)體（Semiconductor）。將Metal-Oxide-Semiconductor三個英文單詞的首字母組合，便得到MOS（即金屬-氧化物-半導(dǎo)體），MOS管也由此得名。需要指出的是，在實際工藝中，柵極下方的二氧化硅層厚度需小于其他區(qū)域的二氧化硅層厚度。

MOS管可簡單理解為受柵極電壓控制的電子開關(guān)：NMOS管在柵極電壓為高電平時導(dǎo)通，PMOS管則在柵極電壓為低電平時導(dǎo)通。如圖7所示，將PMOS管與NMOS管在VDD和GND之間串聯(lián)，將兩個柵極連接在一起作為輸入端口A，同時將兩個MOS管的漏極連接在一起作為輸出端口Y。當(dāng)A為高電平時，NMOS管導(dǎo)通、PMOS管截止，輸出端Y被拉低；當(dāng)A為低電平時，NMOS管截止、PMOS管導(dǎo)通，輸出端Y被拉高。由此，A與Y形成反相關(guān)系，該電路也因此被稱為反相器。

在圖7所示的反相器中，由于PMOS管與NMOS管的柵極相連，且二者導(dǎo)通所需的柵極電壓相反，因此NMOS管與PMOS管不會同時導(dǎo)通，電源與地之間無電流通路，相當(dāng)于不存在靜態(tài)功耗。除反相器外，通過NMOS管與PMOS管的相互配合，還可構(gòu)成其他各類邏輯門，這些邏輯門在靜態(tài)工作狀態(tài)下同樣無直流功耗。由于NMOS管與PMOS管的互補特性極為完善，人們將由二者構(gòu)成的電路命名為互補金屬-氧化物-半導(dǎo)體（Complementary Metal-Oxide-Semiconductor，簡稱CMOS）。

盡管CMOS邏輯門在靜態(tài)時，電源與地之間無直流通路（即無靜態(tài)功耗），但在邏輯門狀態(tài)翻轉(zhuǎn)過程中，NMOS管與PMOS管會出現(xiàn)短暫的同時導(dǎo)通現(xiàn)象，這會產(chǎn)生一定的動態(tài)功耗。此外，邏輯門對負載電容進行充放電的過程也會產(chǎn)生功耗。由于這些功耗均與邏輯門的翻轉(zhuǎn)相關(guān)，因此時鐘頻率越高，CMOS電路的功耗越大；而現(xiàn)代大規(guī)模集成電路的時鐘頻率普遍較高，因此解決功耗與散熱問題仍是CMOS集成電路設(shè)計中的難點。

隨著CMOS工藝依據(jù)摩爾定律持續(xù)發(fā)展，柵極與溝道之間的二氧化硅層厚度不斷減小，柵極漏電現(xiàn)象愈發(fā)嚴重。這一問題在深亞微米工藝階段之前尚不明顯，但進入幾十納米工藝節(jié)點后，柵極漏電功耗已成為電路總功耗的主要來源。在深亞微米工藝階段之前，只需關(guān)斷時鐘（clock gating），即可等效于關(guān)斷電路；但深亞微米工藝之后，情況發(fā)生變化——除關(guān)斷時鐘外，還需降低電源電壓或抬高襯底電壓，才能最大限度降低柵極漏電功耗。隨著集成電路規(guī)模的不斷擴大，功耗與散熱已成為設(shè)計瓶頸。只有通過更多技術(shù)創(chuàng)新，才能確保摩爾定律持續(xù)推進，進一步提升芯片的集成度。