LMK03000系列精密時鐘調(diào)節(jié)器結(jié)合了抖動功能 參考時鐘的清潔/修復(fù)、乘法和分配。設(shè)備 集成壓控振蕩器 （VCO），高性能 Integer-N 鎖相環(huán) （PLL）、部分集成環(huán)路濾波器，以及各種LVDS和LVPECL中的多達(dá)8個輸出 組合。

VCO 輸出可選擇在 Fout 端口上訪問。在內(nèi)部，VCO 輸出 通過VCO分頻器為各種時鐘分配模塊供電。
*附件：lmk03000.pdf

每個時鐘分配塊包括一個可編程分頻器、一個相位同步 電路、可編程延遲、時鐘輸出多路復(fù)用器以及LVDS或LVPECL輸出緩沖器。這允許 要分發(fā)給 8 個參考的多個與整數(shù)相關(guān)的相位調(diào)整副本 系統(tǒng)組件。

時鐘調(diào)理器采用 48 引腳 WQFN 封裝，封裝兼容 同一系列中的其他時鐘設(shè)備。

特性

• 集成VCO，具有極低的本底相位噪聲
• 集成整數(shù)N分頻聯(lián)，具有-224 dBc/Hz的出色歸一化相位噪聲貢獻(xiàn)
• VCO分頻器值為2至8（所有分頻）
• 通道分頻器值為 1、2 至 510（偶數(shù)分頻）
• LVDS和LVPECL時鐘輸出
• 部分集成環(huán)路濾波器
• 每個時鐘輸出上都有專用的分頻器和延遲模塊
• 引腳兼容系列時鐘器件
• 3.15 至 3.45 V 工作電壓
• 封裝：48引腳WQFN（7.0 x 7.0 x 0.8 mm）
• 200 fs RMS 時鐘發(fā)生器性能（10 Hz 至 20 MHz），具有干凈的輸入時鐘

參數(shù)

方框圖

?1. 產(chǎn)品概述?
LMK03000系列是德州儀器（TI）推出的高精度時鐘調(diào)節(jié)器家族，集成了壓控振蕩器（VCO）、整數(shù)分頻鎖相環(huán)（PLL）和時鐘分配功能，專為低抖動時鐘生成與分配設(shè)計(jì)。主要型號包括LMK03000/C/D、LMK03001/C/D及LMK03033/C，支持LVDS和LVPECL輸出，適用于通信、醫(yī)療、測試設(shè)備等高要求場景。

?2. 核心特性?

• ?集成VCO?：低相位噪聲（如LMK03033C達(dá)-152 dBc/Hz @10 MHz偏移），頻率覆蓋1185–2160 MHz（依型號不同）。
• ?高性能PLL?：歸一化相位噪聲貢獻(xiàn)低至-224 dBc/Hz，支持部分集成環(huán)路濾波器簡化設(shè)計(jì)。
• ?靈活分頻與延遲?：
  • VCO分頻值：2至8（全分頻）。
  • 通道分頻值：1或2–510（偶數(shù)分頻）。
  • 每路輸出獨(dú)立可編程延遲（步長150 ps，最大2250 ps）。
• ?多輸出配置?：3路LVDS + 5路LVPECL輸出（具體組合因型號而異），支持全局同步（SYNC*引腳控制）。

?3. 電氣參數(shù)?

• ?工作電壓?：3.15–3.45 V，功耗典型值161.8 mA（全輸出啟用）。
• ?抖動性能?：
  • 基準(zhǔn)RMS抖動：400–1200 fs（12 kHz–20 MHz帶寬）。
  • 附加分布抖動：20 fs（直通模式）至75 fs（分頻模式）。
• ?輸出特性?：
  • LVDS：差分電壓250–450 mV，偏移1.25 V±120 mV。
  • LVPECL：差分電壓660–965 mV，支持50 Ω端接至Vcc-2 V。

?4. 功能模塊?

• ?時鐘分配路徑?：每路含分頻器、相位同步電路、延遲模塊和輸出緩沖器。
• ?控制接口?：通過MICROWIRE協(xié)議（CLK/DATA/LE引腳）配置寄存器，支持輸出使能、分頻比、延遲等參數(shù)編程。
• ?同步與鎖相?：SYNC*引腳實(shí)現(xiàn)多輸出同步；LD引腳提供鎖相狀態(tài)指示，可聯(lián)動GOE引腳控制輸出狀態(tài)。

?5. 應(yīng)用設(shè)計(jì)要點(diǎn)?

• ?熱管理?：48引腳WQFN封裝（7×7 mm），θJA=27.4°C/W，需通過散熱焊盤優(yōu)化布局。
• ?濾波與旁路?：
  • BIAS引腳需接1 μF電容降噪。
  • LDO旁路引腳（LDObyp1/2）分別配置10 μF和0.1 μF電容。
• ?輸入配置?：OSCin需交流耦合，支持單端輸入（OSCin*接地）。

?6. 典型應(yīng)用場景?

• 數(shù)據(jù)轉(zhuǎn)換器時鐘生成（如ADC/DAC）。
• 無線基礎(chǔ)設(shè)施（基站、DSLAM）。
• 高速串行通信（FPGA/SerDes時鐘分配）。

?7. 注意事項(xiàng)?

• ?溫度穩(wěn)定性?：VCO需通過R15寄存器校準(zhǔn)，溫度漂移超過±125°C需重新校準(zhǔn)以維持鎖相。
• ?輸出禁用狀態(tài)?：LVDS輸出禁用時電平約1.5 V，LVPECL約1 V。

該系列通過高度集成與可編程性，為高頻時鐘系統(tǒng)提供低噪聲、高靈活性的解決方案。