為實(shí)現(xiàn)更高性能目標(biāo)，AI與HPC芯片設(shè)計(jì)正加速向芯粒架構(gòu)演進(jìn)。但是傳統(tǒng)單片機(jī)SOC已經(jīng)很難在尺寸上繼續(xù)擴(kuò)張，異構(gòu)集成已成為推動(dòng)半導(dǎo)體創(chuàng)新的核心動(dòng)力。然而，它也增加了芯片設(shè)計(jì)的復(fù)雜性，需要更先進(jìn)的測(cè)試方法和經(jīng)過(guò)改進(jìn)的自動(dòng)化測(cè)試設(shè)備（ATE），才能保持信號(hào)的完整性、準(zhǔn)確性和性能。

隨著半導(dǎo)體復(fù)雜性的增加，器件的結(jié)構(gòu)測(cè)試變得更具挑戰(zhàn)性，既要求配備高帶寬測(cè)試數(shù)據(jù)接口進(jìn)行高速測(cè)試、確認(rèn)真正良裸晶粒（KGD），也要在合理的時(shí)間范圍內(nèi)實(shí)現(xiàn)高測(cè)試覆蓋率和低DPPM數(shù)。在將芯粒集成到復(fù)雜的異構(gòu)集成封裝中之前，必須確保單個(gè)芯粒達(dá)到最高測(cè)試覆蓋率，否則將導(dǎo)致將多個(gè)芯粒封裝到一起時(shí)遇到良率問(wèn)題。

測(cè)試復(fù)雜器件時(shí)必須用到的向量數(shù)量大幅增加，而用于執(zhí)行測(cè)試的通用IO（GPIO）引腳數(shù)量其實(shí)非常有限。GPIO速度限制了測(cè)試數(shù)據(jù)吞吐量，降低了有效測(cè)試當(dāng)今設(shè)計(jì)時(shí)的整體覆蓋率，盡管傳統(tǒng)的高速I(mǎi)/O協(xié)議（PCIe/USB）滿足帶寬要求，但它需要昂貴的硬件設(shè)置。

復(fù)雜的異構(gòu)芯片導(dǎo)致測(cè)試成本不斷增加

HPC和AI計(jì)算芯片的功能變得越來(lái)越復(fù)雜，驗(yàn)證步驟的數(shù)量也隨之顯著增加。在IO引腳數(shù)量有限的場(chǎng)景下，驗(yàn)證時(shí)間成為關(guān)鍵瓶頸，不僅會(huì)延長(zhǎng)開(kāi)發(fā)周期，更使測(cè)試成本居高不下。

高帶寬測(cè)試訪問(wèn)端口的可用性有限，尤其是在Multi-Die設(shè)計(jì)中，這凸顯了對(duì)特定IO的需求——既要求其運(yùn)行速度遠(yuǎn)高于傳統(tǒng)GPIO，不能增加額外的硬件，也不能讓支持初始化/校準(zhǔn)順序的接口協(xié)議變得更復(fù)雜，同時(shí)更要兼容先進(jìn)制程的信號(hào)完整性要求。

為應(yīng)對(duì)種種挑戰(zhàn)，新思科技優(yōu)化了高速測(cè)試GPIO（HSGPIO）設(shè)計(jì)，可滿足這些高速測(cè)試要求。新思科技的這款多功能產(chǎn)品確保單個(gè)IO可以根據(jù)其在制造過(guò)程中作為“測(cè)試端口”的用途進(jìn)行多路復(fù)用；支持調(diào)試期間的“高速時(shí)鐘觀測(cè)”；在量產(chǎn)階段還可以配置為“GPIO”。這種創(chuàng)新設(shè)計(jì)可以有效支持全面測(cè)試需求，在業(yè)內(nèi)獨(dú)樹(shù)一幟。

高速測(cè)試IO有利于實(shí)現(xiàn)簡(jiǎn)單可靠測(cè)試

與其他測(cè)試IO相比，新思科技高速測(cè)試GPIO IP大幅提高了數(shù)據(jù)速率，可以高效匹配先進(jìn)測(cè)試設(shè)備的需求，支持無(wú)協(xié)議要求的高速可靠性測(cè)試。其主要優(yōu)勢(shì)還表現(xiàn)在可以簡(jiǎn)化測(cè)試過(guò)程，免除了初始化、校準(zhǔn)或訓(xùn)練序列等環(huán)節(jié)。經(jīng)過(guò)精心設(shè)計(jì)，其IO在最大速率下仍能保障穩(wěn)定性和信號(hào)完整性。

此外，該解決方案節(jié)省了GPIO模式和非測(cè)試場(chǎng)景下消耗的能源，這種超低功耗特性對(duì)于HPC應(yīng)用至關(guān)重要。單端IO設(shè)計(jì)有助于實(shí)現(xiàn)小尺寸、低成本解決方案。得益于其可擴(kuò)展性，HSGPIO的實(shí)現(xiàn)高度靈活，對(duì)IO的數(shù)量或位置布局沒(méi)有限制，可以放置在芯片的左側(cè)、右側(cè)或周?chē)＿@種靈活性讓IO可以更緊臨被測(cè)電路，從而提高驗(yàn)證效率和便利性。

▲圖1：用于測(cè)試和實(shí)施的新思科技高速測(cè)試GPIO（HSGPIO）

通過(guò)多種模式增強(qiáng)IO性能并優(yōu)化功耗

在向芯粒架構(gòu)演進(jìn)的過(guò)程中，許多常規(guī)高速接口在單個(gè)芯粒上的可用性顯著降低。UCIe等Die-to-Die接口負(fù)責(zé)處理芯粒之間的通信，并占用了大多數(shù)連接端口，導(dǎo)致可用于外部測(cè)試的接口數(shù)量變得有限?？紤]到封裝引腳非常寶貴，在現(xiàn)場(chǎng)操作中，新思科技高速測(cè)試IO支持重復(fù)使用與低功耗GPIO相同的高速測(cè)試引腳。該解決方案用途廣泛，支持各種測(cè)試場(chǎng)景，包括BIST和掃描測(cè)試，測(cè)試覆蓋率非常高。此外只需要一個(gè)單端PAD即可進(jìn)行信號(hào)傳輸和測(cè)試。總之，相關(guān)設(shè)計(jì)可以簡(jiǎn)化電路板布局，有效減少PAD數(shù)量，提高利用率。

該架構(gòu)不僅保障了高效的測(cè)試性能，還增強(qiáng)了SoC驗(yàn)證階段的可測(cè)試性和可維護(hù)性：

測(cè)試：高速測(cè)試IO在制造過(guò)程中充當(dāng)測(cè)試端口，在ATE和SoC之間傳輸高達(dá)3GBPS的數(shù)據(jù)，適配裸片（晶圓級(jí)）和封裝級(jí)測(cè)試要求

觀測(cè)：IO可復(fù)用為參考驗(yàn)證平臺(tái)（RVP）板上的高速時(shí)鐘觀測(cè)器，以便觀測(cè)CLK

節(jié)能模式：同一端口在量產(chǎn)環(huán)節(jié)可配置為GPIO，常規(guī)工作頻率高達(dá)200MHz，支持低功耗模式

結(jié)語(yǔ)

隨著SoC復(fù)雜性的增加，解決測(cè)試中的挑戰(zhàn)已成為保障功能性和高產(chǎn)量的關(guān)鍵。新思科技高速測(cè)試IO IP采用創(chuàng)新設(shè)計(jì)，在有限的封裝引腳下支持高速測(cè)試，在量產(chǎn)模式下實(shí)現(xiàn)了低功耗GPIO，有助于高速、高效地測(cè)試復(fù)雜半導(dǎo)體。相關(guān)產(chǎn)品不僅大幅縮短測(cè)試時(shí)間，更在先進(jìn)ATE測(cè)試儀上實(shí)現(xiàn)了高吞吐量，無(wú)需復(fù)雜的接口協(xié)議，同時(shí)仍能滿足嚴(yán)苛的高速要求。新思科技IO團(tuán)隊(duì)將持續(xù)為臺(tái)積公司的先進(jìn)節(jié)點(diǎn)提供高速測(cè)試IO IP支持。