ADC358x 是一款低噪聲、超低功耗 18 位 65 MSPS 高速 ADC 系列。它專為低噪聲性能而設計，可提供 -160 dBFS/Hz 的噪聲頻譜密度以及出色的線性度和動態(tài)范圍。ADC358x 提供非常好的直流精度以及 IF 采樣支持，使其適用于廣泛的應用。高速控制環(huán)路受益于低至1個時鐘周期的短延遲。ADC在65 Msps時僅消耗119 mW，其功耗在較低采樣率下可很好地擴展。
*附件：adc3581.pdf

ADC358x 使用串行 LVDS （SLVDS） 接口輸出數(shù)據，從而最大限度地減少數(shù)字互連的數(shù)量。該設備支持單通道和雙通道選項。ADC358x 是一個引腳對引腳兼容系列，具有不同的速度等級。它采用 40 引腳 QFN 封裝 （5 x 5 mm），支持 -40 至 +105?C 的擴展工業(yè)溫度范圍。

特性

• 18 位 10/25/65 MSPS ADC
• 本底噪聲：-160 dBFS/Hz
• 超低功耗，優(yōu)化功率縮放：77 mW （10 MSPS） 至 119 mW （65 MSPS）
• 延遲：1個時鐘周期（1線SLVDS）
• 指定的 18 位，無缺失代碼
• INL/DNL：±7/ ±0.7 LSB（典型值）
• 參考：外部或內部
• 輸入帶寬：900 MHz （3dB）
• 工業(yè)溫度范圍：-40 至 +105°C
• 片上數(shù)字濾波器（可選）
  • 抽取 2、4、8、16、32
  • 32 位 NCO
• 串行LVDS數(shù)字接口（2線、1線和1/2線）
• 小尺寸：40-WQFN （5x5 mm） 封裝
• 光譜性能 （f 在 = 1 MHz）：
  • 信噪比：84.5 dBFS
  • SFDR：95 dBc HD2、HD3
  • SFDR：100 dBFS 最差支線
• 光譜性能 （f 在 = 20 兆赫）：
  • 信噪比：83.5 dBFS
  • SFDR：90 dBc HD2、HD3
  • SFDR：95 dBFS 最差支線

參數(shù)

方框圖

一、產品定位與核心屬性

ADC3581 是德州儀器 ADC358x 系列中的 18 位高速模數(shù)轉換器（ADC），專為高精度、低噪聲場景設計，采樣速率固定為 10 MSPS，采用 40 引腳 WQFN（5mm×5mm）封裝，支持 - 40°C 至 + 105°C 工業(yè)級溫度范圍。其核心優(yōu)勢在于 18 位高分辨率與低噪聲特性（噪聲基底 - 151.5 dBFS/Hz）的結合，同時兼顧低功耗（1 線 SLVDS 接口下典型功耗 77 mW），適用于高速數(shù)據采集、工業(yè)監(jiān)測、精密儀器儀表等對信號精度要求嚴苛的場景，且與同系列 ADC3582（25 MSPS）、ADC3583（65 MSPS）引腳兼容，便于方案靈活選型。

二、關鍵性能參數(shù)

1. 精度與線性度

• 分辨率與完整性 ：18 位無缺失碼，確保全量程信號轉換無遺漏，支持 14/16/18/20 位輸出分辨率調整（14/16 位時截斷 LSB，20 位時補 0）。
• 線性誤差 ：微分非線性（DNL）典型值 ±0.7 LSB、最大值 ±0.9 LSB，積分非線性（INL）典型值 ±7 LSB、最大值 ±16 LSB，有效降低信號失真。
• 直流特性 ：偏移誤差（VOS_ERR）典型值 ±10 LSB、最大值 ±410 LSB，偏移漂移（VOS_DRIFT）-0.01 LSB/°C；增益誤差（GAIN_ERR）外接 1.6V 參考時典型值 0.44% FSR，內置參考時 - 1.2% FSR，增益漂移（GAIN_DRIFT）外接參考時 0.9 ppm/°C，溫漂特性優(yōu)異，保障寬溫環(huán)境下精度穩(wěn)定。

2. 動態(tài)性能（典型值，外接 1.6V 參考，-1 dBFS 差分輸入）

• 信噪比（SNR） ：1.1 MHz 輸入時 84.6 dBFS，4.9 MHz 輸入時 83.9 dBFS（最大值），9.9 MHz 輸入時 82.9 dBFS，高頻場景下仍保持高信號純凈度。
• 無雜散動態(tài)范圍（SFDR） ：1.1 MHz 輸入時 87 dBc，4.9 MHz 輸入時 89 dBc（最大值），9.9 MHz 輸入時 87 dBc，有效抑制雜散干擾。
• 總諧波失真（THD） ：1.1 MHz 輸入時 86 dBc，4.9 MHz 輸入時 90 dBc（最大值），9.9 MHz 輸入時 89 dBc，低失真特性適配高精度信號采集。
• 噪聲譜密度（NSD） ：1.1 MHz 輸入、-20 dBFS 時 - 151.5 dBFS/Hz，為微弱信號檢測提供基礎。

3. 功耗與接口特性

• 功耗 ：模擬電源電流（I_AVDD）典型值 18 mA、最大值 27 mA；1 線 SLVDS 接口下 I/O 電源電流（I_IOVDD）典型值 25 mA、最大值 43 mA，1/2 擺幅模式下可降至 19 mA，2 線模式下 29 mA，功耗靈活可控。
• 延遲 ：1 線 / 1/2 線 SLVDS 接口僅 1 個時鐘周期，適配高速控制環(huán)路。
• 輸入帶寬 ：3 dB 帶寬 900 MHz，支持中頻（IF）采樣，無需額外降頻電路。

三、硬件設計關鍵信息

1. 引腳功能與配置

• 模擬輸入 ：AINP（引腳 12，正端）、AINM（引腳 13，負端）為差分輸入，共模電壓（VCM，引腳 8）固定 0.95 V（典型值），輸入阻抗 8 kΩ（100 kHz 時）、電容 7 pF（100 kHz 時），滿量程輸入 3.2 Vpp（差分），需匹配驅動電路輸出范圍。
• 電源引腳 ：AVDD（引腳 5、15、36）為模擬 1.8 V 電源，IOVDD（引腳 21、30）為數(shù)字接口 1.8 V 電源，需獨立供電避免數(shù)字噪聲耦合至模擬電路；GND（含底部散熱焊盤）與 IOGND（引腳 26）需單點連接，降低接地噪聲。
• 控制與通信引腳 ：
  • PDN/SYNC（引腳 1）：高有效，可配置為電源關斷或同步功能，內置 21 kΩ 下拉電阻。
  • RESET（引腳 9）：硬件復位，高有效，內置 21 kΩ 下拉電阻。
  • SPI 接口：SEN（引腳 16，片選，低有效，內置 21 kΩ 上拉至 AVDD）、SCLK（引腳 35，時鐘，內置 21 kΩ 下拉）、SDIO（引腳 10，數(shù)據 I/O，內置 21 kΩ 下拉），支持 20 MHz 最高時鐘頻率，24 位數(shù)據讀寫（16 位地址 + 8 位數(shù)據）。

2. 參考電壓與時鐘設計

• 參考電壓選項 ：
  • 外接 1.6 V 參考：直接接入 VREF（引腳 2），需搭配 10 μF+0.1 μF 旁路電容，負載電流約 1 mA。
  • 外接 1.2 V 參考：接入 REFBUF（引腳 4），通過內部增益緩沖生成 1.6 V 參考，負載電流 < 100 μA，需在 REFBUF 與 REFGND（引腳 3）間加 10 μF+0.1 μF 旁路電容。
  • 內置參考：生成 1.6 V 參考，輸出阻抗 8 Ω，額外消耗 3 mA 模擬電流，適合對成本敏感、精度要求中等的場景。
• 時鐘輸入 ：支持差分（CLKP 引腳 6、CLKM 引腳 7）與單端輸入，差分模式可 AC 耦合（內部自偏置），單端模式需 DC 耦合至 0.9 V 中心電壓，且未使用端需 AC 接地；時鐘占空比推薦 40%-60%，高擺率時鐘可降低孔徑抖動（典型值 180 fs）。

3. 數(shù)字接口與數(shù)據處理

• SLVDS 接口 ：支持 2 線、1 線、1/2 線模式，1 線模式下數(shù)據速率 180 MBPS（10 MSPS 時），2 線模式下 90 MBPS/lane，需外部輸入 DCLKIN 時鐘（差分，V_ID 200-650 mVpp），且與采樣時鐘頻率鎖定。
• 數(shù)字下變頻器（DDC） ：可選 2/4/8/16/32 倍抽取，支持實抽?。ǖ屯V波）與復抽取（含 32 位 NCO，頻率可調范圍 - FS/2 至 FS/2），復抽取時可通過 DB0/1 接口實現(xiàn)雙頻段輸出，抽取后延遲增加 21-23 個輸出時鐘周期（依抽取倍數(shù)而定）。

四、功能模塊與配置

1. 模擬前端優(yōu)化

• 自動調零（Auto-Zero） ：默認啟用，可通過 SPI 寄存器（0x11，D0）關閉，有效降低 1/f 閃爍噪聲，提升低頻信號采集精度，4M 點 FFT 測試顯示啟用后低頻段噪聲抑制顯著。
• 采樣干擾濾波器 ：推薦根據輸入頻率選擇：DC-30 MHz 場景用 33 Ω 電阻 + 180 nH 電感 + 100 pF 電容；30-70 MHz 場景用 33 Ω 電阻 + 120 nH 電感 + 100 pF+82 pF 電容，吸收采樣開關產生的毛刺。

2. 數(shù)字功能配置

• 輸出格式化 ：支持 14/16/18/20 位輸出分辨率，通過輸出位映射器（0x39-0x60、0x61-0x88 寄存器）調整位序；數(shù)據格式可通過 SPI 寄存器（0x8F、0x92）配置為二進制補碼（默認）或偏移二進制。
• 測試模式 ：支持斜坡（RAMP）、自定義固定模式，通過 0x14-0x16 寄存器配置，用于數(shù)字接口連通性測試，斜坡步長需匹配 ADC 原生分辨率（18 位對應 00001）。
• 電源管理 ：支持全局電源關斷（功耗低至 5 mW，內置參考）與局部模塊關斷（如時鐘緩沖、參考放大器），通過 0x08、0x09、0x0D 寄存器配置，平衡功耗與喚醒時間。

3. SPI 寄存器關鍵配置

• 接口配置 ：0x07 寄存器選擇輸出接口映射（18 位 1 線 SLVDS 對應默認配置），0x13 寄存器加載 E-Fuse 配置（需等待 1 ms），0x19 寄存器設置 FCLK 源與分頻（復抽取時 FCLK_SRC=1）。
• 抽取配置 ：0x24 寄存器使能 DDC（D1=1）與數(shù)字通路（D2=1），0x25 寄存器設置抽取倍數(shù)（如 8 倍復抽取對應 0x30），0x2A-0x2D、0x31-0x34 寄存器配置 NCO 頻率。
• 增益與相位 ：0x26 寄存器設置 mixer 增益（復抽取推薦 6 dB 補償混合損耗），0x27、0x2E 寄存器調整 I/Q 輸出順序與延遲。

五、應用設計與布局建議

1. 典型應用電路

以精密工業(yè)監(jiān)測系統(tǒng)為例，前端采用 THS4541 全差分放大器（支持 DC-70 MHz，3.3 V/-1 V 供電時輸出擺幅 6.8 Vpp），搭配 DC-30 MHz 采樣干擾濾波器，ADC 配置外接 1.6 V 參考（VREF 引腳接 REF5016），數(shù)據通過 1 線 SLVDS 傳輸至 FPGA，時鐘采用差分晶振（如 Si5351，抖動 < 100 fs），確保動態(tài)性能達標。

2. 電源設計

• 推薦架構 ：采用 “開關電源 + LDO” 組合，如 TPS62821（開關電源，效率 90%+）+TPS7A4701（LDO，噪聲 < 10 μVrms），AVDD 與 IOVDD 獨立供電，電源路徑上串聯(lián)鐵氧體磁珠（如 BLM18PG102SN1）抑制高頻噪聲。
• 旁路電容 ：AVDD、IOVDD 引腳旁就近放置 10 μF（鉭電容）+0.1 μF（陶瓷電容），VREF 引腳旁放置 10 μF+0.1 μF 陶瓷電容，減少電壓紋波。

3. 布局 Guidelines

• 模擬信號 ：AINP/AINM、CLKP/CLKM 采用 100 Ω 差分布線，長度匹配（誤差 <50 mil），避免過孔；與數(shù)字信號（如 DA0/1、DB0/1）間距> 200 mil，減少串擾。
• 參考電壓 ：VREF、REFBUF 引腳旁路電容直接焊接在頂層，無過孔，REFGND 與模擬地單點連接。
• 散熱 ：底部散熱焊盤（GND PAD）需通過過孔連接至內層地平面，確保結溫（T_J）不超過 105°C（推薦結溫 < 85°C 以延長壽命）。