AFE58JD32 器件是一種高度集成的模擬前端解決方案，專為需要高性能、低功耗和小尺寸的超聲系統(tǒng)而設(shè)計。

該AFE58JD32是一款集成模擬前端 （AFE），針對醫(yī)療超聲應(yīng)用進行了優(yōu)化。該器件通過具有三個芯片的多芯片模塊 （MCM） 實現(xiàn)：兩個壓控放大器 （VCA） 芯片和一個模數(shù)轉(zhuǎn)換器 （ADC） 芯片。每個VCA芯片有16個通道，ADC芯片轉(zhuǎn)換所有32個通道。
*附件：afe58jd32.pdf

VCA芯片中的每個通道都配置為兩種模式之一：時間增益補償（TGC）模式或連續(xù)波（CW）模式。在TGC模式下，每個通道都包括一個輸入衰減器（ATTEN）、一個具有可變增益的低噪聲放大器（LNA）和一個三階低通濾波器（LPF）。衰減器支持8 dB至0 dB的衰減范圍，LNA支持20 dB至51 dB的增益范圍。LPF 截止頻率可配置為 5 MHz、7.5 MHz、10 MHz 或 12.5 MHz，以支持不同頻率的超聲應(yīng)用。在CW模式下，每個通道包括一個固定增益為18 dB的LNA，以及一個具有16個可選相位延遲的低功耗無源混頻器?？梢詫γ總€模擬輸入信號施加不同的相位延遲，以執(zhí)行片內(nèi)波束成形作。CW 混頻器中的諧波濾波器抑制三次和五次諧波，以提高 CW 多普勒測量的靈敏度。

ADC芯片有16個物理ADC。每個ADC轉(zhuǎn)換兩組輸出，每個VCA芯片各一組。ADC配置為以12位或10位的分辨率工作。ADC分辨率可以與轉(zhuǎn)換速率進行權(quán)衡，在12位和10位分辨率下分別以80 MSPS和100 MSPS的最大速度運行。ADC設(shè)計用于隨采樣率縮放其功率。ADC的輸出接口通過低壓差分信號（LVDS）輸出，該信號可以輕松與低成本的現(xiàn)場可編程門陣列（FPGA）連接。

該AFE58JD32包括一個可選的數(shù)字解調(diào)器和JESD204B數(shù)據(jù)打包模塊。數(shù)字同相和正交 （I/Q） 解調(diào)器具有可編程抽取濾波器，可在低功耗下加速計算密集型算法。該器件還支持可選的JESD204B接口，運行速度高達 5 Gbps，進一步降低了高通道數(shù)系統(tǒng)中的電路板布線挑戰(zhàn)。

該AFE58JD32還允許選擇各種功率和噪聲組合來優(yōu)化系統(tǒng)性能。因此，該器件是適合具有嚴格電池壽命要求的系統(tǒng)的超聲AFE解決方案。

特性

• 用于超聲應(yīng)用的 32 通道 AFE：
  • 輸入衰減器、LNA、LPF、ADC、
    數(shù)字 I/Q 解調(diào)器和 CW 混頻器
  • 數(shù)字時間增益補償 （DTGC）
  • 總增益范圍：12 dB至51 dB
  • 線性輸入范圍：800 mV聚丙烯
• 帶 DTGC 的輸入衰減器：
  • 衰減為8 dB至0 dB，步長為0.125 dB
  • 支持匹配阻抗：
    • 50 Ω至800 Ω源阻抗
• 帶 DTGC 的低噪聲放大器 （LNA）：
  • 20 dB至51 dB增益，步進0.125 dB
  • 低輸入電流噪聲：1.2 pA/√Hz
• 三階線性相位低通濾波器（LPF）：
  • 5 MHz、7.5 MHz、10 MHz 和 12.5 MHz
• 16 個 ADC，以 12 位、80 MSPS 或 10 位、100 MSPS 進行轉(zhuǎn)換：
  • 每個ADC以半速率轉(zhuǎn)換兩組輸入
  • 12位ADC：72dBFS SNR
  • 10位ADC：61dBFS SNR
• 針對噪音和功率進行了優(yōu)化：
  • 35 mW/Ch，2.1 nV/√Hz，40 MSPS
  • 42 mW/Ch，1.4 nV/√Hz，40 MSPS
  • 52 mW/Ch，1.3 nV/√Hz，40 MSPS
  • CW 模式下為 60 mW/Ch
• 出色的器件間增益匹配：
  • ±0.5 dB（典型值）
• 低諧波失真：–55 dBc
• 快速一致的過載恢復(fù)
• 連續(xù)波 （CW） 路徑具有：
  • 接近相位噪聲低，為–151 dBc/Hz
    ，頻率偏移關(guān)閉2.5 MHz載波
  • 相位分辨率：λ / 16
  • 支持 16 倍連續(xù)時鐘
  • 12 dB三次和五次諧波抑制
• ADC后的數(shù)字I/Q解調(diào)器：
  • 抽取濾波器 M = 1 至 63
  • 抽取后數(shù)據(jù)吞吐量降低
  • 片上 RAM，具有 32 個預(yù)設(shè)配置文件
• 速度高達 1 Gbps 的 LVDS 接口
• 5 Gbps JESD 接口：
  • JESD204B 0、1 和 2 子類
  • 每個 JESD 通道 2、4 或 8 個通道
• 小封裝：15 mm × 15 mm NFBGA-289

參數(shù)

方框圖

AFE58JD32 是一款高度集成的 32 通道超聲模擬前端（AFE），在 AFE5832 基礎(chǔ)上新增數(shù)字 I/Q 解調(diào)器與 JESD204B 接口，集成衰減器、低噪聲放大器、低通濾波器、ADC 及 CW 混頻器，支持數(shù)字時間增益補償（DTGC），專為醫(yī)療超聲成像、無損檢測等對低功耗、高動態(tài)范圍和接口靈活性要求嚴苛的多通道高速數(shù)據(jù)采集應(yīng)用設(shè)計。

核心參數(shù)與特性

• 性能規(guī)格 ：總增益范圍 12-51 dB，線性輸入范圍 800 mVPP；低諧波失真 -55 dBc，器件間增益匹配 ±0.5 dB（典型值）；12 位 ADC 信噪比 72 dBFS，10 位 ADC 信噪比 61 dBFS。
• 信號鏈配置 ：輸入衰減器支持 0-8 dB 調(diào)節(jié)（步長 0.125 dB），適配 50-800 Ω 源阻抗；低噪聲放大器（LNA）增益 20-51 dB 可調(diào)（步長 0.125 dB），輸入電流噪聲 1.2 pA/√Hz；三階線性相位低通濾波器（LPF）提供 5/7.5/10/12.5 MHz 可選截止頻率。
• ADC 與信號處理 ：16 個 ADC 芯片分時處理 32 通道信號，12 位模式最高采樣率 80 MSPS，10 位模式最高 100 MSPS；集成數(shù)字 I/Q 解調(diào)器，抽取濾波器倍數(shù) 1-63 可編程，片上 RAM 含 32 個預(yù)設(shè)配置文件，可降低數(shù)據(jù)吞吐量。
• 接口配置 ：支持 LVDS 與 JESD204B 雙接口，LVDS 速率可達 1 Gbps，JESD204B 速率最高 5 Gbps，支持子類 0/1/2，每通道可配置 2/4/8 個 JESD 通道；適配不同控制器對接需求，簡化高通道數(shù)系統(tǒng)布線。
• 功耗與 CW 模式 ：單通道功耗 35-60 mW（依噪聲模式與采樣率），CW 模式功耗 60 mW / 通道；CW 路徑相位噪聲低至 -151 dBc/Hz（2.5 MHz 載波，1 kHz 偏移），相位分辨率 λ/16，支持 16 倍 CW 時鐘，三次 / 五次諧波抑制 12 dB。
• 封裝與環(huán)境 ：15mm×15mm 289 引腳 NFBGA 封裝，工作溫度范圍 -40-85°C，符合 RoHS 標(biāo)準，MSL 等級 3（260°C 峰值回流焊）。

關(guān)鍵功能說明

• 雙工作模式 ：TGC 模式下，每個通道完整集成衰減器、LNA、LPF 與 ADC，支持動態(tài)增益調(diào)節(jié)適配超聲信號衰減補償；CW 模式下，LNA 固定 18 dB 增益，通過 16 相位選擇混頻器實現(xiàn)片上波束成形，適配多普勒測量。
• 靈活功耗控制 ：提供多檔噪聲 - 功耗組合選項，35 mW / 通道（2.1 nV/√Hz，40 MSPS）至 52 mW / 通道（1.3 nV/√Hz，40 MSPS），滿足電池供電設(shè)備需求。
• 數(shù)字解調(diào)與數(shù)據(jù)壓縮 ：數(shù)字 I/Q 解調(diào)器可加速計算密集型算法，可編程抽取濾波器減少數(shù)據(jù)量，降低后端處理壓力；片上 RAM 存儲預(yù)設(shè)配置，便于快速切換應(yīng)用場景。
• 雙高速接口 ：LVDS 接口適配低成本 FPGA，JESD204B 接口減少布線復(fù)雜度，兩種接口可靈活選擇，適配不同系統(tǒng)設(shè)計需求。
• 快速過載恢復(fù) ：具備快速且穩(wěn)定的過載恢復(fù)能力，保障信號采集的連續(xù)性與可靠性。

典型應(yīng)用場景

主要用于醫(yī)療超聲成像設(shè)備、無損檢測設(shè)備、聲納成像系統(tǒng)及多通道高速數(shù)據(jù)采集系統(tǒng)，尤其適配對接口靈活性、數(shù)據(jù)處理效率有較高要求的高端超聲設(shè)備。

應(yīng)用設(shè)計要點

• 電源與接地 ：需為模擬部分與數(shù)字部分提供獨立供電，降低串?dāng)_；關(guān)鍵電源引腳就近配置去耦電容，模擬地與數(shù)字地單點連接，優(yōu)化接地布局。
• 阻抗匹配 ：輸入衰減器需根據(jù)源阻抗（50-800 Ω）配置合適衰減值，確保信號完整性；LVDS 與 JESD204B 接口信號線需分別控制阻抗匹配（LVDS 差分 100 Ω，JESD204B 差分 100 Ω），減少傳輸損耗。
• 濾波與解調(diào)配置 ：根據(jù)超聲應(yīng)用頻率選擇 LPF 截止頻率；數(shù)字解調(diào)器需按需求配置抽取倍數(shù)，平衡數(shù)據(jù)吞吐量與處理精度。
• 接口選擇與同步 ：根據(jù)控制器類型選擇 LVDS 或 JESD204B 接口，JESD204B 模式需配置子類與通道數(shù)，確保多器件同步時序一致性。