在現(xiàn)代數(shù)字信號(hào)處理（DSP）應(yīng)用中，FPGA（現(xiàn)場(chǎng)可編程門陣列）憑借其高度并行性、可定制性和靈活性，已成為加速信號(hào)處理任務(wù)的核心硬件平臺(tái)之一。

作為在該領(lǐng)域具備領(lǐng)先技術(shù)的廠商，易靈思推出的 40nm Trion 系列與 16nm 鈦金系列（TJ-Series）FPGA，分別面向不同性能層級(jí)的 DSP 應(yīng)用需求，通過高效的 DSP 硬件原語為各類實(shí)時(shí)信號(hào)處理任務(wù)提供強(qiáng)大支持。FPGA 中的 DSP 原語是指其內(nèi)部用于執(zhí)行數(shù)字信號(hào)處理操作的基本構(gòu)建模塊，通常包含乘法、加法、累加及移位等專用硬件單元。

與傳統(tǒng)的 CPU 相比，F(xiàn)PGA 能夠以硬件方式并行處理多個(gè)信號(hào)流，在諸如音頻處理、圖像處理、通信系統(tǒng)、雷達(dá)與衛(wèi)星系統(tǒng)等高吞吐、低延遲的應(yīng)用場(chǎng)景中，展現(xiàn)出顯著的性能與能效優(yōu)勢(shì)。

本文將重點(diǎn)解析易靈思 FPGA 中的 DSP 原語結(jié)構(gòu)、功能特性及其在實(shí)際設(shè)計(jì)中的使用方法，幫助讀者理解如何借助這些硬件資源構(gòu)建高效的信號(hào)處理系統(tǒng)。

Part 01 一、Trion 系列 DSP 原語介紹

Trion 系列采用 40nm 工藝，其 DSP 模塊最高運(yùn)行頻率可達(dá) 400MHz，具備 18×18 位硬件乘法能力，適用于中等復(fù)雜度的數(shù)字信號(hào)處理任務(wù)，下圖展示了 Trion 系列 DSP 的運(yùn)行頻率。

EFX_MULT 原語信號(hào)說明：

DSP 是 FPGA 中的一個(gè)模塊，有輸入和輸出信號(hào)，同時(shí)還有一些參數(shù)，下圖顯示 Trion 源語的框圖：

針對(duì)框圖中的各個(gè)信號(hào)，具體的解釋如下：

另外在使用 DSP 模塊的時(shí)候，還需要傳遞一些參數(shù)，如下所示:

總結(jié)：易靈思 40nm Trion 系列 FPGA 的一個(gè) DSP 支持 18*18bit 的硬件乘法器，在使用的時(shí)候進(jìn)需要根據(jù)原理框圖進(jìn)行例化即可。

在使用 DSP 源語的時(shí)候，如果現(xiàn)在數(shù)據(jù)超過 18*18bit，比如20*20bit 那我們應(yīng)該怎么辦呢？下推薦一種方法：

首先分割輸入數(shù)據(jù)：

對(duì)于20位×20位的數(shù)據(jù)，可以將 20 位輸入拆分成兩個(gè) 18 位的數(shù)據(jù)進(jìn)行多次計(jì)算。例如，假設(shè)輸入數(shù)據(jù)分別為 A[19:0] 和 B[19:0]，可以按如下方式拆分：

-> A[19:0]可以分解為：A[17:0]（低18位）和 A[19:18]（高2位）

-> B[19:0]可以分解為：B[17:0]（低18位）和 B[19:18]（高2位）

然后可以分別計(jì)算四個(gè)乘積：

低位乘積：A[17:0] * B[17:0]

高低位乘積：A[19:18] * B[17:0]

低高位乘積：A[17:0] * B[19:18]

高位乘積：A[19:18] * B[19:18]

最后，你可以通過加法操作將這些結(jié)果合并成一個(gè) 20位× 20位 的最終結(jié)果。至于采用一個(gè) DSP 復(fù)用還是采用多個(gè) DSP 分別計(jì)算提高時(shí)序，大家可以根據(jù)自己的需求自行設(shè)計(jì)。

Part 02 二、鈦金系列 DSP 原語進(jìn)階特性

相信有了易靈思 Trion DSP 的源語知識(shí)，那么我們?cè)賮砜粹伣鹣盗蠨SP 模塊就會(huì)簡(jiǎn)單一些，易靈思鈦金系列采用 16nm 工藝制造，因此其 DSP 的峰值頻率可以到達(dá) 1000Mhz，如下所示：

與 Trion 的 DSP 相比，鈦金系列 FPGA 具有高性能、復(fù)雜的 DSP 模塊，能夠執(zhí)行乘法、加法、減法、累加以及4位可變右移操作，并支持多種工作模式，具備更強(qiáng)的運(yùn)算靈活性與并行處理能力。每個(gè)DSP模塊有四種工作模式，分別支持以下乘法操作：

正常模式（Normal）：支持 19×18 位整數(shù)乘法和 48 位加法/減法。

雙通道模式（Dual）：支持 11×10 位整數(shù)乘法和1個(gè) 8×8 位整數(shù)乘法，并具有兩個(gè) 24 位加法/減法。

四通道模式（Quad）：支持 7×6 位整數(shù)乘法和三個(gè) 4×4 位整數(shù)乘法，并具有四個(gè) 12 位加法/減法。（注意：7×6 模式的輸出會(huì)被截?cái)酁?12 位。）

浮點(diǎn)模式（Float）：支持一個(gè)融合乘加/減/累加（FMA）BFLOAT16 浮點(diǎn)乘法。

這些整數(shù)乘法器可以表示帶符號(hào)或無符號(hào)數(shù)，具體取決于SIGNED參數(shù)。當(dāng)多個(gè)EFX_DSP12或EFX_DSP24原語映射到同一個(gè) DSP 模塊時(shí)，它們必須使用相同的SIGNED值。乘法器的輸入數(shù)據(jù)可以是 A 和 B ，且輸出結(jié)果可以用于加法或減法操作。

EFX_DSP48 結(jié)構(gòu)簡(jiǎn)介

下圖是鈦金系列 FPGA DSP48 的源語框圖：

圖中顯示了 DSP 中的整體原理。圖中藍(lán)色是對(duì)應(yīng)的寄存器，我們可以看到一個(gè) DSP48 有一個(gè) 19*18bit 的有符號(hào)的乘加器，輸出 37 bit ，之后經(jīng)過 P 寄存器（用戶可以自己決定是否啟用）到達(dá) pext，pext 用于擴(kuò)展 37bit 到 48bit，分為 ALIGN_LEFT：左對(duì)齊，右邊的位補(bǔ) 0 ; ALIGN_RIGHT ,左邊補(bǔ)符號(hào)位（取決于符號(hào)位是 0 還是1 ），pext 同時(shí)連接了多個(gè)輸出，比如可以通過 M 二選一模塊進(jìn)入加法器模塊，也可以通過 CASCOUT_SEL 選擇 CASCOUT 輸出。

如果選擇了進(jìn)入加法器模塊，M_SEL 和 N_SEL 可以選擇加法器的兩個(gè)輸入，同時(shí) OP[1:0] 可以選擇加法器的功能（如下圖信號(hào)解釋表格所示），加法器的結(jié)果可以通過 W_SEL 選擇輸出到 W 寄存器，最終通過 O 寄存器輸出。

下面是 DSP48 模塊的信號(hào)框圖和信號(hào)詳解，讀者可以根據(jù)對(duì)應(yīng)的解釋和上面的原理框圖進(jìn)行理解：

鈦金系列DSP48 工作模式詳解：

1. Normal 模式

功能：實(shí)現(xiàn) 19×18 位整數(shù)乘法，產(chǎn)生 37 位結(jié)果（P），并可擴(kuò)展至 48 位。乘法器支持有符號(hào)或無符號(hào)運(yùn)算，具體由 SIGNED 參數(shù)控制。

擴(kuò)展與移位：C 輸入為 18 位，可通過 C_EXT 參數(shù)擴(kuò)展至 48 位。邏輯移位器支持右移 0-15 位，移位方式（算術(shù)或邏輯）取決于 DSP 塊的符號(hào)設(shè)置。移位值由 SHIFT_ENA 端口使能時(shí)從 C 輸入捕獲。

適用場(chǎng)景：需要高精度乘法的應(yīng)用，如濾波器設(shè)計(jì)或大型累加運(yùn)算。

2. Dual 模式

功能：同時(shí)執(zhí)行一個(gè) 11×10 位乘法（21 位結(jié)果）和一個(gè) 8×8 位乘法（16 位結(jié)果），兩個(gè)結(jié)果均擴(kuò)展至 24 位。

數(shù)據(jù)路徑：C 輸入被分配到兩個(gè)數(shù)據(jù)路徑，每個(gè)路徑可獨(dú)立擴(kuò)展。移位器功能與 Normal 模式類似，支持動(dòng)態(tài)移位控制。

適用場(chǎng)景：中等并行度的信號(hào)處理，例如雙通道音頻處理或圖像處理中的像素運(yùn)算。

3. Quad 模式

功能：實(shí)現(xiàn)一個(gè) 7×6 位乘法（13 位結(jié)果，被截?cái)酁?12 位）和三個(gè) 4×4 位乘法（各 8 位結(jié)果，擴(kuò)展至 12 位）。注意：7×6 乘法的輸出會(huì)被截?cái)啵虼擞?jì)算范圍受限。

特殊處理：C 輸入分為四個(gè)數(shù)據(jù)路徑。移位器支持多通道獨(dú)立移位，增強(qiáng)了靈活性。

適用場(chǎng)景：高并行低精度任務(wù)，如機(jī)器學(xué)習(xí)中的權(quán)重計(jì)算或多通道傳感器數(shù)據(jù)處理。

4. Float 模式

功能：支持 BFLOAT16 格式的融合乘加（FMA）操作，輸入為 BFLOAT16，輸出為 FP32 格式。此模式專為 AI 和機(jī)器學(xué)習(xí)應(yīng)用優(yōu)化。

配置要求：必須啟用 A_REG、B_REG、P_REG、OP_REG 和 W_REG 等寄存器參數(shù)，并設(shè)置 P_EXT 和 C_EXT 為 ALIGN_RIGHT。移位器被旁路。

輸出格式：O 輸出包含錯(cuò)誤標(biāo)志位（如溢出、無效操作），位 [31:0] 為 FP32 數(shù)據(jù)。

適用場(chǎng)景：浮點(diǎn)密集型應(yīng)用，如神經(jīng)網(wǎng)絡(luò)推理或科學(xué)計(jì)算。

在使用易靈思鈦金系列DSP源語的時(shí)候，讀者需要根據(jù)自己的位寬靈活選擇模式，達(dá)到最優(yōu)的資源利用率和最少的 DSP 占用，DSP 更多的使用方法請(qǐng)查看源語手冊(cè)。

Part 03 三、總結(jié)

易靈思 FPGA 的 DSP 原語從 Trion 系列的 18×18 定點(diǎn)乘法器到鈦金系列支持 1000Mhz、多模式可配置的 DSP48 模塊，均體現(xiàn)出其在硬件加速方面的持續(xù)優(yōu)化與創(chuàng)新。

無論是中低復(fù)雜度的嵌入式處理，還是高吞吐、多通道的實(shí)時(shí)信號(hào)處理任務(wù)，設(shè)計(jì)師均可通過合理選用和配置相應(yīng)的 DSP 原語，充分發(fā)揮易靈思 FPGA 在性能、功耗和靈活性方面的綜合優(yōu)勢(shì)，構(gòu)建出高效、可靠的數(shù)字信號(hào)處理系統(tǒng)。

通過本文對(duì)易靈思 DSP 原語結(jié)構(gòu)、功能及使用方法的系統(tǒng)介紹，希望讀者能夠更深入地理解其工作原理，并將其靈活運(yùn)用于實(shí)際項(xiàng)目設(shè)計(jì)中，以實(shí)現(xiàn)更優(yōu)的信號(hào)處理解決方案。

易靈思公司介紹

易靈思是一家國(guó)產(chǎn)FPGA公司，總部位于深圳前海。公司憑借自主可控的Quantum硬件架構(gòu)，采用邏輯和路由可以互換的XLR結(jié)構(gòu)，實(shí)現(xiàn)了創(chuàng)新的產(chǎn)品設(shè)計(jì)與軟件算法，使得FPGA產(chǎn)品具備低功耗、小體積、高密度、高性能等優(yōu)勢(shì)。已量產(chǎn)的40nm Trion系列及16nm鈦金系列 FPGA產(chǎn)品，廣泛應(yīng)用于機(jī)器視覺、顯示、工業(yè)控制、醫(yī)療、汽車、AI和通信等終端領(lǐng)域。

重要產(chǎn)品

鈦金系列FPGA具有增強(qiáng)的Quantum架構(gòu)，16nm工藝，35K 至 1,000K 邏輯單元，超高性能 300-500MHz，封裝最小可至3.5mm*3.4mm@60K LE，功耗低至競(jìng)爭(zhēng)對(duì)手的1/4，硬核資源豐富，最新產(chǎn)品TJ375現(xiàn)已量產(chǎn)。